표제지
국문초록
목차
1. 서론 8
2. Solid-State 기술 10
3. ADC 매개변수 11
3-1. ADC 정적 매개변수 11
3-1-1. 오프셋 에러와 이득 에러 11
3-1-2. 차동 비선형 에러 13
3-1-3. 적분 비선형 에러 14
3-2. ADC 동적 매개변수 15
3-2-1. 신호 대 잡음비 15
3-2-2. 신호 대 잡음과 왜곡비 15
3-2-3. 전고조파 왜형 16
3-2-4. 유효 비트수 16
3-2-5. 의사자유 동적범위 16
4. ADC 구조 17
4-1. Flash ADC 18
4-2. Pipelined ADC 19
4-3. SAR ADC 21
4-4. ΣΔ ADC 22
4-5. ADC 구조의 요약 23
5. ADC의 설계 구조와 Layout 24
5-1. TIQ 비교기 24
5-2. Gain Booster 28
5-3. TC-to-BC Encoder 28
5-3-1. 01' Generator 29
5-3-2. Rom 타입 엔코더와 Fat Tree 엔코더의 비교 30
6. 시뮬레이션 결과 34
6-1. 비교기 34
6-2. Gain Booster 35
6-3. TIQ Flash ADC 출력파형 37
7. 결론 40
참고문헌 41
표 4.1 일반적인 ADC의 구조 17
그림 3.1 계단 형태의 ADC 전송 함수 11
그림 3.2 오프셋 에러와 이득 에러 12
그림 3.3 차동 비선형 에러(DNL) 13
그림 3.4 적분 비선형 에러(INL) 14
그림 4.1 Flash ADC 블록도 18
그림 4.2 8 비트 Sub-Ranging ADC의 블록도 19
그림 4.3 Pipelined ADC의 블록도 20
그림 4.4 SAR ADC의 블록도 21
그림 4.5 3 비트 SAR ADC의 처리 방법 22
그림 4.6 ΣΔ ADC의 블록도 23
그림 5.1 ADC의 구조 24
그림 5.2 TIQ 회로와 전압 특성곡선(VTC) 26
그림 5.3 6 비트 TIQ 비교기의 회로도와 전압 특성곡선 VTC 27
그림 5.4 PMOS와 NMOS의 폭에 관한 식으로 만든 문턱전압의 3-D plot 27
그림 5.5 TC-to-BC Encoder의 두 단계 29
그림 5.6 01' generator 회로와 진리표 29
그림 5.7 3-비트 ADC의 ROM type 엔코더 30
그림 5.8 3 비트 Fat Tree Encoder의 사용 예 31
그림 5.9 Fat Tree 논리 회로 32
그림 5.10 차동 구조를 사용한 전원 공급 장치의 잡음효과 32
그림 5.11 칩셋 layout 33
그림 6.1 HSpice 시뮬레이션 결과를 DC 분석한 파형(1) 34
그림 6.2 HSpice 시뮬레이션 결과를 DC 분석한 파형(2) 35
그림 6.3 Gain Booster HSpice 시뮬레이션 결과를 DC 분석한 파형 36
그림 6.4 ADC의 입력, 출력 파형 37
그림 6.5 전원 공급 장치의 영향을 받은 ADC의 입력, 출력 파형 38
그림 6.6 전압공급기 잡음의 영향을 받은 파형과 출력버퍼를 통과시킨 파형 39