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Title Page
Abstract
Contents
1. Introduction 11
1.1. CMOS Scaling 11
1.1.1. 90 ㎚ technology node 12
1.1.2. 65 ㎚ technology node 13
1.1.3. 45 ㎚ technology node 13
1.1.4. 32 ㎚ technology node 15
1.1.5. 22 ㎚ technology node 16
1.1.6. 14 ㎚ technology node 19
1.2. Threshold Voltage (VTH) Random Variation(이미지참조) 20
1.2.1. RDF (Random Dopant Fluctuation) 22
1.2.2. WFV (WorkFunction Variation) 23
1.2.3. LER (Line Edge Roughness) 24
1.3. Steep Switching Device: Tunnel FET (TFET) 27
1.4. Research Objectives and Thesis Overview 32
1.5. References 33
2. Impact of the Double-Patterning Technique on the LER-Induced Threshold Voltage Variation in Symmetric Tunnel Field-Effect Transistor 39
2.1. Introduction 40
2.2. Symmetric Tunnel Field-Effect Transistor (S-TFET) 41
2.2.1. Nominal Device Design 41
2.2.2. Simulation Setup of Gate LER Profiles 46
2.3. Results and Discussion 47
2.3.1. Impact of Gate LER on Performance Metrics 47
2.3.2. Impact of 2P2E Technique on Correlation Length of the Gate LER 52
2.4. Conclusion 54
2.5. References 55
3. Conclusion 59
국문초록 61
Table 2.1. Nominal Device Parameters for the S-TFET 44
Table 2.2. Performance metrics in the S-TFET 47
Fig. 1.1. TEM of 45-㎚ p-type (left) and n-type (right) MOSFET. 12
Fig. 1.2. HK/MG gate stack (right) versus conventional gate stack with SiO₂... 15
Fig. 1.3. Process flow of double trench patterning (dark-field masks with positive... 16
Fig. 1.4. Illustration of multi-fin tri-gate transistor including key dimensions of fin... 17
Fig. 1.5. Comparison of bulk FinFET and SOI FinFET. 18
Fig. 1.6. Illustration of SADP process flow. 20
Fig. 1.7. (a) The distributions of thresholdvoltages due to different variability... 21
Fig. 1.8. 3D simulation of showing potential in a 35×35 ㎚ MOSFET featuring... 22
Fig. 1.9. Cross-sectional off-state electrostatic potential contours of two extreme... 22
Fig. 1.10. Schematic of a hypothetical metal gate consisting of grains with three... 23
Fig. 1.11. Plan view of SEM image from test structure to investigate LER profile. 25
Fig. 1.12. Schematic of LER generation process. 26
Fig. 1.13. Ever-increasing power density. 27
Fig. 1.14. Impact of V DD scaling with(skyblue line) and/or without(red line)... 28
Fig. 1.15. Schematic cross-section for n-channel (a) MOSTFET and (b) TFET. (c)... 29
Fig. 1.16. Schematics for n-channel TFET based on (a) lateral tunneling and (b)... 31
Fig. 2.1. (a) Three-dimensional (3D) bird's-eye view of the symmetric tunnel FET... 43
Fig. 2.2. Energy band diagrams in on-state from source-side to drain-side, along the... 44
Fig. 2.3. Input characteristics of the nominal S-TFET with VDS＝VDD or half-VDD.(이미지참조) 45
Fig. 2.4. An example of the gate LER profile obtained by the (a) 1P1E or (b) 2P2E... 46
Fig. 2.5. One thousand simulated IDS-VGS curves with VDS＝VDD＝0.5 V. The effect...(이미지참조) 47
Fig. 2.6. Box-and-whisker plots to show the gate LER-induced VTH variation for...(이미지참조) 49
Fig. 2.7. Variation in the depletion edges in the source region with various NSD.(이미지참조) 50
Fig. 2.8. eBTBT generation rate (at VGS＝VTH) for randomly-chosen 1P1E gate LER...(이미지참조) 51
Fig. 2.9. Sequences of patterning processes 53
초록보기 더보기
최근 몇 십 년간 complementary metal oxide semiconductor(CMOS) 소자들은 무어의 법칙(즉, 약 2년을 주기로, 집적회로의 단위 면적 당 트랜지스터 개수가 약 2배씩 증가)에 따른 소형화 전략으로 지속적인 반도체 소자의 성능 향상을 이루어 왔다. 그러나 소자의 크기를 감소시키는 것에 비례하여 구동 전압을 감소시킬 수 없기 때문에, 전력 집적도 문제가 해결해야 할 과제로 떠오르게 되었다. 이에 STFET (Symmetrical Tunnel Field Effect Transistor)과 같이 "가파른 스위칭" 특성으로 구동전압을 낮춤으로써 전력 집적도 문제를 해결하는 동시에 기존 Tunnel FET의 한계인 비대칭성 또한 극복하는 대체소자가 제시되었다. 한편 CMOS 소자 소형화의 또 다른 장애물은 공정 과정 상에서 기인된 임의의 문턱전압 (VTH) 변화이다. 이는 공정 과정에서 발생하는 성능 임의 변화 (random variation) 로써 소자의 크기가 작아질수록 더 심해져 집적회로 성능에 영향을 심각하게 미치게 된다. 대표적인 원인은 i) RDF(random dopant fluctuation), ii) WFV(work-function variation), 그리고 iii) LER(line-edge roughness)이 있으며, 특히 lithography 공정에 의한 LER은 gate line의 불균일로 채널선폭의 변화를 초래함으로써 문턱 전압을 변화시키므로, lithography 기술에 따른 LER로 인해 초래되는 성능 임의 변화를 분석하는 것이 중요하다.
현재 널리 사용되고 있는 193 nm immersion lithography의 해상도 향상을 위해 이중패터닝(double-patterning and double etching, 2P2E) 기술이 도입된 바, 본 학위 논문에서는 패터닝 기술에 따라 LER을 특성화하고, 이로 인한 S-TFET의 성능 임의 변화를 기존의 단일패터닝(1P1E)의 경우와 비교 분석하였다.
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