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표제지
국문초록
목차
I. 서론 7
II. LDO 레귤레이터 10
2.1. LDO 레귤레이터의 구조 및 기본 동작 원리 10
2.1.1. LDO 레귤레이터의 구조 10
2.1.2. LDO 레귤레이터의 종류 11
2.2. LDO 레귤레이터의 특성 14
2.2.1. 드롭아웃(drop-out) 전압 14
2.2.2. 대기 전류(quiescent current) 16
2.2.3. 효율(efficiency) 16
2.2.4. 라인 레귤레이션(line regulation) 17
2.2.5. 부하 레귤레이션(load regulation) 18
2.2.6. 라인 과도 응답(line transient response) 19
2.2.7. 부하 과도 응답(load transient response) 19
2.2.8. 전원 전압 제거(power supply rejection) 20
2.2.9. 안정성(stability) 21
2.3. 일반적인 LDO 레귤레이터 23
2.4. 외부 커패시터 없는 LDO 레귤레이터 24
III. 제안하는 외부 커패시터 없는 LDO 설계 26
3.1. LDO 레귤레이터 설계 26
3.2. 과도 응답 개선 회로 설계 31
3.3. 밴드갭 기준 전압 발생기 설계 33
IV. 모의실험 결과 및 레이아웃 36
4.1. LDO 레귤레이터 모의실험 결과 36
4.2. 레이아웃(Layout) 43
4.3. 성능 요약 및 비교 44
V. 결론 45
참고문헌 46
Abstract 49
표 4-1. 성능 비교 표 44
그림 1-1. 집적화된 PMIC 및 활용 범위 7
그림 1-2. 배터리 기반의 전원 공급 시스템 블록도 8
그림 2-1. LDO 레귤레이터 구조 10
그림 2-2. LDO 레귤레이터의 패스 트랜지스터 종류 12
그림 2-3. LDO 레귤레이터의 사용 예 14
그림 2-4. LDO 레귤레이터의 입력/출력 전압 특성 15
그림 2-5. 라인 레귤레이션 특성 17
그림 2-6. 부하 레귤레이션 특성 18
그림 2-7. 라인 과도 응답 특성 19
그림 2-8. 부하 과도 응답 특성 19
그림 2-9. 전원 공급 제거 특성 20
그림 2-10. LDO 레귤레이터의 소신호 모델 21
그림 2-11. LDO 레귤레이터의 주파수 응답 22
그림 2-12. ESR 저항 보상에 대한 주파수 응답 22
그림 2-13. 버퍼를 이용한 주파수 보상 23
그림 2-14. 외부 커패시터 없는 LDO 레귤레이터 24
그림 3-1. 제안하는 LDO 레귤레이터 블록 다이어그램 27
그림 3-2. 캐스코드 보상 기법 28
그림 3-3. 전류 완충 보상 기법 28
그림 3-4. LDO 레귤레이터 회로 29
그림 3-5. 과도 응답 개선 회로 31
그림 3-6. 밴드갭 기준 전압 발생기 회로 구조 33
그림 3-7. 밴드갭 기준 전압 발생기 회로 35
그림 4-1. 밴드갭 기준 전압 발생기 DC 특성 모의실험 결과 36
그림 4-2. 밴드갭 기준 전압 발생기 온도 특성 모의실험 결과 37
그림 4-3. LDO 레귤레이터 DC 모의실험 결과 38
그림 4-4. LDO 레귤레이터 AC 모의실험 결과 39
그림 4-5. LDO 레귤레이터 PSR 모의실험 결과 40
그림 4-6. LDO 레귤레이터 과도 응답 모의실험 결과 41
그림 4-7. LDO 레귤레이터 라인 레귤레이션 모의실험 결과 42
그림 4-8. LDO 레귤레이터 부하 레귤레이션 모의실험 결과 42
그림 4-9. 레이아웃 (layout) 43
초록보기 더보기
본 논문을 통해 과도 응답 특성이 개선된 외부 커패시터 없는 높은 PSRR의 LDO 레귤레이터를 제안한다. 외부 커패시터 없는 LDO의 경우 출력단이 필터 커패시터가 없기 때문에 칩 면적이 작고, 추가적인 출력단 패드가 없기 때문에 PCB 면적도 줄어들게 되는 장점이 있다. 하지만 출력 커패시터가 없음으로서 발생하는 안정적인 동작에 대한 보장을 칩 내부에서 보상 커패시터를 이용하여 안정도를 확보해야한다. 또, 출력단 커패시터가 없기 때문에 과도 응답 시 발생하는 오버슈트나 언더슈트가 크게 발생하는 문제점이 있다. 본 논문에서는 nested Miller 보상 기법을 적용한, 캐스코드 보상기법과 전류 완충 보상기법을 통해서 적은 크기의 커패시터로 좌 평면 제로를 생성하여 위상 여유를 확보해 안정도를 확보한다. 또한 출력단에 과도 응답 개선 회로를 추가하여 언더슈트와 오버슈트가 발생 시 빠르게 캐패시티브 커플링 기법을 사용하고 고대역 필터를 통해 언더슈트와 오버슈트의 크기를 감소시킨다. 제안된 LDO는 3.3V의 입력 전원을 받아서 1.8V의 출력 전압을 내고 30mA의 최대 부하 전류를 구동할 수 있다. 0.18μm CMOS 공정을 이용하여 구현하였고 레이아웃 크기는 240μm X 110μm 이다. PSRR은 DC일 때 -96dB 이상, 1MHz일 때 -43dB를 갖는다. 총 대기 전류는 40μA를 소모하고, 소형화 되어가는 SoC내 전원 공급에 있어 면적이나, 전력 소모를 줄이는 이점이 있으며, 노이즈에 민감한 아날로그/RF 회로의 전원 공급에 용이할 것으로 보인다.
원문구축 및 2018년 이후 자료는 524호에서 직접 열람하십시요.
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