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논문명/저자명
체내 이식용 의료기기를 위한 저잡음 신경 신호 기록 CMOS 아날로그 Front-End 집적회로의 설계 = The design of low-noise neural recording CMOS analog front-end IC for implantable medical devices / 김형석 인기도
발행사항
서울 : 서울과학기술대학교 대학원, 2018.2
청구기호
TM 621.3 -18-164
형태사항
vi, 72 p. ; 30 cm
자료실
전자자료
제어번호
KDMT1201806052
주기사항
학위논문(석사) -- 서울과학기술대학교 대학원, 전기정보공학과, 2018.2. 지도교수: 차혁규
원문

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표제지

목차

요약 5

I. 서론 11

1. 연구 동기 11

2. CMOS 트랜지스터의 기초 13

3. Neural Recording 의 개요 15

4. 일반적인 Neural Recording 시스템의 구성 18

1) Closed-loop System 의 구조 18

2) Neural Recording 아날로그 Front-End 20

5. 연구 목표 21

6. 논문 구성 21

II. 저전력 저잡음 NEURAL 증폭기 22

1. 서론 22

2. Neural 증폭기 다양한 구조 23

1) AC-Coupled 입력 오프셋 제거 23

2) Chopper Stabilized AC-Coupled Neural 증폭기 25

3) DC-Coupled 입력 오프셋 제거 27

3. 연산 증폭기의 비교 28

4. Pseudo Resistor 의 구현 32

5. 제안된 Neural 증폭기의 설계 34

1) 높은 open-loop 이득 35

2) 주파수 보상 36

3) 잡음성능 37

6. 설계 검증 39

1) Post-layout 시뮬레이션 40

2) 측정 결과 42

III. 대역통과필터 기능이 추가된 가변 이득 증폭기 45

1. 서론 45

2. 연산 증폭기의 설계 45

3. Cross-Coupled 커패시터를 이용한 이득 조절 46

4. 대역통과필터의 구현 49

5. 제안된 가변 이득 증폭기의 설계 53

6. 수정된 Neural 증폭기와 가변 이득 증폭기의 통합 검증 54

1) 수정된 Neural 증폭기의 OTA 54

2) Neural 증폭기와 VGA 의 post-layout 시뮬레이션 검증 57

3) 측정 결과 60

IV. 디지털 제어회로 설계와 아날로그 FRONT-END 회로의 통합 64

1. 서론 64

2. 디지털 회로 설계의 고려 사항 64

3. 제어회로의 구현 65

4. Neural Recording 아날로그 Front-End 와 통합 및 검증 68

참고문헌 74

V. 결론 78

VI. 향후 연구 79

Abstract 80

Table I-1. Neural 신호들의 특성 18

Table III-1. Cross-coupled 커패시터의 값과 연결 54

Table III-2. Cross-coupled 커패시터의 값과 스위치 조절에 따른 이득 54

Table IV-1. 기존에 제안된 신경 신호 처리용 아날로그 front-end 와 주요 성능비교 73

Fig. I.1. 이식형 무선 의료 기기 11

Fig. I.2. Utah microelectrode array 12

Fig. I.3. CMOS 트랜지스터의 단면도 (a) NMOS (b) PMOS 13

Fig. I.4. CMOS 트랜지스터의 동작영역 14

Fig. I.5. 뉴런: (a) 운동 뉴런 (b) 감각 뉴런 16

Fig. I.6. 활동 전위의 특성 16

Fig. I.7. Closed-loop neural implantable system 의 구성 19

Fig. I.8. Neural recording 아날로그 front-end 의 블록다이어그램 20

Fig. II.1. 아날로그 회로설계의 상충 성능 22

Fig. II.2. AC-coupled neural 증폭기 구조 (a) Closed-loop capacitive-feedback... 23

Fig. II.3. Chopping 을 적용한 neural 증폭기 (a) Chopper-stabilized 증폭기 잡음... 25

Fig. II.4. DC-coupled neural 증폭기의 구조 (a) 아날로그 적분기의 적용 (b)... 27

Fig. II.5. Miller 보상법이 적용된 two-stage OTA 29

Fig. II.6. Current-mirror 기반의 OTA 29

Fig. II.7. Telescopic OTA 과 common-mode feedback 30

Fig. II.8. Folded cascode OTA 31

Fig. II.9. PMOS 로 구현된 MOS-bipolar pseudo resistor 32

Fig. II.10. Deep-depletion 영역에서 동작하는 NMOS pseudo-resistor 의 등가회... 33

Fig. II.11. 게이트 전압에 따른 pseudo-resistor 의 사용 33

Fig. II.12. 설계된 capacitive feedback neural 증폭기 34

Fig. II.13. Core 증폭기의 회로도 (a) telescopic 2-stage OTA (b) gain stage... 36

Fig. II.14. Neural 증폭기의 (a) layout 캡처 (b) 칩의 현미경 사진 40

Fig. II.15. Neural 증폭기의 주파수 응답 40

Fig. II.16. Neural 증폭기의 입력 참조 잡음 특성 41

Fig. II.17. Neural 증폭기의 입력과 출력 파형 41

Fig. II.18. Neural 증폭기의 측정환경 43

Fig. II.19. Neural 증폭기의 측정결과 (a) 주파수 응답 (b) 입력 참조 잡음 특성 43

Fig. III.1. 바이어스 전류 조절이 가능한 current-mirror 증폭기 46

Fig. III.2. 가변 이득 증폭기의 일반적인 구조 47

Fig. III.3. Cross-coupled 커패시터의 구조 48

Fig. III.4. 전압제어 방식의 pseudo-resistor (a) 게이트 전압제어 MOSFET (b) 게... 49

Fig. III.5. 전류제어 방식의 pseudo-resistor (a) 단일 트랜지스터 구성 (b) cross-... 50

Fig. III.6. 전류제어 방식의 pseudo-resistor 와 제어를 위한 DAC 52

Fig. III.7. 제안된 가변 이득 증폭기의 구조 53

Fig. III.8. Complementary cascode 입력 OTA 55

Fig. III.9. Neural 증폭기와 VGA 의 (a) layout 캡처 (b) 칩의 현미경 사진 57

Fig. III.10. Neural 증폭기 및 VGA 의 이득 특성 58

Fig. III.11. 아날로그 front-end 의 고역통과 차단 주파수 특성 58

Fig. III.12. 아날로그 front-end 의 저역통과 차단 주파수 특성 59

Fig. III.13. 아날로그 front-end 의 입력 잡음 특성 59

Fig. III.14. 아날로그 front-end 의 CMRR 과 PSRR 특성 60

Fig. III.15. 아날로그 front-end 의 측정환경 61

Fig. III.16. 아날로그 front-end 의 이득 특성 측정결과 61

Fig. III.17. 아날로그 front-end 의 고역통과 차단 주파수 특성 측정결과 62

Fig. III.18. 아날로그 front-end 의 저역통과 차단 주파수 특성 측정결과 63

Fig. III.19. 아날로그 front-end 의 입력 잡음 특성 측정결과 63

Fig. IV.1. 채널의 선택과 re-set 시간을 제어하기 위한 제어회로 66

Fig. IV.2. True single-phase clocked resister 를 이용한 DFF 과 frequency... 67

Fig. IV.3. DFF 을 이용한 one-shot 회로 68

Fig. IV.4. 제어회로와 통합된 아날로그 front-end IC layout 캡쳐 69

Fig. IV.5. 제어회로와 통합된 아날로그 front-end 의 주파수 응답 69

Fig. IV.6. 제어회로와 통합된 아날로그 front-end 의 저역통과 차단 주파수 응답 70

Fig. IV.7. 제어회로와 통합된 아날로그 front-end 의 고역통과 차단 주파수 응답 70

Fig. IV.8. 제어회로와 통합된 아날로그 front-end 의 입력 참조 잡음 특성 71

Fig. IV.9. 아날로그 front-end 의 CMRR 과 PSRR 특성 71

Fig. IV.10. 제어회로 및 dual-channel 아날로그 front-end IC 의 과도 응답 (a)... 72

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