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SUMMARY
CONTENTS
목차
제1절 서론 47
제1절 연구 배경 및 목적 49
제2절 연구 내용 및 범위 54
제2장 상변화 메모리용 재료 기술 57
제1절 개요 59
제2절 상변화 재료 기술 61
1. Ge₂Sb₂Te5(이미지참조) 상변화 재료의 특성 61
2. 새로운 GeSbTe계 상변화 재료의 특성 67
3. Ge₂Sb₂Te5와 Ge15Sb47Te38 재료의 비교(이미지참조) 72
제3절 전극 재료 기술 73
1. Ti 기반의 TiN,TiSiN,TiAlN 발열 전극 탑재 상변화 메모리 소자 73
2. SiGe 발열 전극 탑재 상변화 메모리 소자 78
제4절 요약 91
제3장 상변화 메모리 소자 기술 93
제1절 개요 95
제2절 소자 제작용 단위 공정 및 소자 평가 기술 98
1. 상변화 재료 중착 공정 기술 98
2. 상변화 재료 식각 공정 기술 102
3. 상변화 메모리 소자 평가 기술 118
제3절 상변화 메모리 소자 특성 분석 125
1. Ge-Sb-Te계 상변화 메모리 소자의 제작 및 특성 분석 125
가. 테스트 패턴용 레이아웃 설계 마스크 제작 125
나. 상변화 메모리 소자의 제작 공정 129
다. GST 상변화 메모리 소자의 동작 특성 132
라. Sb이 과량 첨가된 GST 상변화 메모리 소자의 동작 특성 136
2. 저소비전력형 상변화 메모리 소자의 제작 및 특성 분석 143
3. 고속 동작형 상변화 메모리 소자의 제작 및 특성 분석 147
4. 상변화 메모리 소자의 동작 신뢰성 평가 153
가. 메모리 소자의 오동작 기구 규명 154
나. 반복 기록 특성 (Cyclability) 159
다. 리셋 저항값의 경시 변화 고찰 166
제4절 멀티비트 상변화 메모리 소자의 제작과 과제 169
1. 멀티비트 상변화 메모리 소자의 개요 169
2. 멀티비트 상변화 메모리 소자 구조의 제안 173
가. 복수 셀 구조를 이용한 멀티비트 상변화 메모리 소자 구조 174
나. 적층형 구조를 갖는 멀티비트형 상변화 메모리 소자 구조 178
3. 멀티비트 상변화 메모리 소자의 제작과 동작 특성 분석 182
4. 멀티비트 상변화 메모리 소자의 현안 및 과제 186
제5절 요약 189
제4장 상변화 메모리 어레이 기술 193
제1절 개요 195
제2절 어레이 제작용 CMOS 정합 공정 기술 197
1. 공정 검토 및 Process Flow 작성 197
2. 공정 개발 Issue 198
가. Metall/GST간 Insulation Oxide 공정 Set-Up 198
나. ACT2 포토 마스크 Revision 200
3. 단위 트랜지스터 소자 및 단위 상변화 메모리 셀 소자 평가 203
제3절 상변화 메모리 어레이 구동 회로 기술 205
1. Read Path 설계 205
2. Write Path 설계 208
3. 저소비 전력형 PDI(Power-calculated Data Inversion) 설계 212
4. Full Chip 설계 218
제4절 상변화 메모리 어레이 특성 분석 219
1. 1 Kbit 어레이 제작 219
2. PCB(Printed Circuit Board) 제작 221
3. 어레이 특성 분석 223
제5절 요약 224
제5장 결론 227
부록 235
연구 실적 목록 237
시제품 253
(표 1-1) 각 메모리 디바이스의 성능비교표(Intel사 자료) 51
(표 2-1) 여러 물질들의 물리 상수 84
(표 3-1) 멀티비트형 상변화 메모리 기술 개발 방법 172
(표 4-1) 단위 트랜지스터 소자의 전기적 특성 203
(표 4-2) Normalized simulation result 217
(그림 2-1) 상온에서 증착된 GST박막의 열처리 온도에 따른 XRD 결과. 62
(그림 2-2) 상온에서 증착된 GST박막의 열처리 온도에 따른 AFM 이미지. 62
(그림 2-3) (a) GST 박막의 열처리 온도에 따른 면저항의 변화. (b) 150℃에서 유지 시간에 따른 면저항의 변화 63
(그림 2-4) (a) GST 박막의 온도변화에 따른 면저항의 변화. (b) GST 박막의 승온속도에 따른 Tc 변화의 Kissinger plot 64
(그림 2-5) (a) 증착온도에 따른 GST 박막의 XRD 결과. (b) 증착온도에 따른 GST 박막의 면저항의 변화 65
(그림 2-6) 증착온도에 따른 GST박막의 AFM 사진 및 RMS 거칠기 66
(그림 2-7) TEM 분석시 온도증가에 따른 GST박막의 미세구조 사진 67
(그림 2-8) (a) Ge₂Sb₂Te5 와 Ge15Sb47Te38의 DSC 결과. (b) Ge15Sb47Te38의 DTA 결과(이미지참조) 68
(그림 2-9) (a) Ge15Sb47Te38 박막의 열처리 온도에 따른 XRD. (b) Ge15Sb47Te38 박막의 열처리 온도에 따른 면저항의 변화(이미지참조) 69
(그림 2-10) TEM 분석시 온도증가에 따른 Ge15Sb47Te38 박막의 미세구조 사진(이미지참조) 70
(그림 2-11) Ge₂Sb₂Te5와 Ge15Sb47Te38 박막의 in-situ TEM에 의해 측정된 승온속도와 Tc와의 Kissinger plot(이미지참조) 71
(그림 2-12) 다양한 전극 구조를 갖는 상변화 메모리 소자의 구조도 73
(그림 2-13) 공정 조건의 변화에 따른 TiN, TiSiN, TiAlN 전극의 Rs(이미지참조) 변화와 RMS 거칠기의 변화특성 74
(그림 2-14) 전류펄스 크기 증가에 따른 셋/리셋 스위칭 동작 특성 (R-I 특성 곡선) (a) GST/TiN 구조, (b) GST/TiSiN 구조, (c) GST/TiAlN 구조. 75
(그림 2-15) 전류펄스 폭의 변화에 따른 저항 변화 특성(R-t 특성 곡선) (a) GST/TiN 구조, (b) GST/TiSiN 구조, (c) GST/TiAlN 구조. 77
(그림 2-16) 전압펄스의 증가에 따른 셋 동작 시간의 변화 78
(그림 2-17) SiGe 및 TiN 하부 전극을 사용한 상변화 메모리 소자의 단면도 79
(그림 2-18) Boron 농도에 따른 Si와 SiGe의 증착 속도 변화 81
(그림 2-19) SIMS를 이용하여 얻은 도펀트 농도 분포 (a) p-type SiGe/p-type poly-Si 시편 (b) n-type SiGe/n-type poly-Si 시편. 83
(그림 2-20) SiGe 및 TiN 하부 전극을 사용한 상변화 메모리 소자의 전류-전압 곡선 83
(그림 2-21) SiGe 하부 전극을 사용한 상변화 메모리 소자의 셋/리셋 특성 85
(그림 2-22) SiGe 및 TiN 하부 전극을 사용한 상변화 메모리 소자의 프로그래밍 전류에 따른 저항 변화 85
(그림 2-23) 컨택 크기가 0.25㎛² 및 1.0㎛²인 소자의 프로그래밍 전류에 따른 저항 변화 86
(그림 2-24) 컨택 크기에 따른 리셋 전류 변화 87
(그림 2-25) Si 및 SiGe 하부 전극을 사용한 상변화 메모리 소자의 저항 변화 비교 88
(그림 2-26) 전압 sweep에 의해 얻은 전류-전압 곡선 비교 (a) p-type SiGe/p-type poly-Si 시편 (b) n-type SiGe/n-type poly-Si 시편. 90
(그림 2-27) 바이어스 극성에 따른 리셋 특성 비교 (a) p-type SiGe/p-type poly-Si 시편 (b) n-type SiGe/n-type poly-Si 시편. 91
(그림 3-1) 상변화 메모리 소자의 구조 98
(그림 3-2) 기존의 다원계 성막 장치로 증착한 CST 박막의 컨택 필링 상태. 컨택 홀사이즈 (a) 500nm, (b) 1000nm, (c) 2000nm. 99
(그림 3-3) 신규 다원계 성막 장치로 증착한 GST 박막의 컨택 필링 상태. 컨택 홀사이즈 (a) 500nm, (b) 1000nm. 100
(그림 3-4) 신규 다원계 플라즈마 성막 장치의 도면 101
(그림 3-5) 신규 다원소 플라즈마 성막 장치를 이용한 Ag-In-Sb-Te 박막의 성막 테스트 결과. (상) 스텝 커버리지 결과, (하) 조성 균일성 테스트 결과 102
(그림 3-6) Ar/Cl₂식각 가스의 혼합비 변화에 따른 (a) 결정상 및 비정질상 GST의 식각률, (b) SiO₂, TiN에 대한 결정상 GST의 식각 선택성. 104
(그림 3-7) (a) Ar/CF₄식각 가스의 혼합비 변화에 따른 GST 박막의 식각률, (b) Ar/CHF₃ 식각 가스의 혼합비 변화에 따른 GST 박막의 식각률. 106
(그림 3-8) SiO₂, TiN에 대한 결정상 GST의 식각 선택성. (a) Ar/CF₄, (b) Ar/CHF₃ 107
(그림 3-9) Ar/Cl₂ 식각 가스를 이용한 결정상 GST의 식각 단면 SEM 사진. (a) Ar/Cl₂＝90/10, (b) Ar/CHF₃＝80/20. 108
(그림 3-10) SiO₂ 하드마스크를 이용한 GST 박막의 패터닝 112
(그림 3-11) 각 식각 가스 조건에서의 TiN 및 GST 박막의 식각율 특성 114
(그림 3-12) TiN 하드마스크를 이용한 GST 나노패터닝 투스텝 식각 공정 방법도 115
(그림 3-13) TiN 하드마스크를 이용한 GST 박막의 나노 패터닝 117
(그림 3-14) 상변화 메모리 소자 전용 측정 평가 시스템 개요 119
(그림 3-15) 반도체 파라미터 분석기(HP4115)구동용 프로그램 모드 화면예 121
(그림 3-16) 펄스 발생기 (HP8110A) 구동용 프로그램 화면예 122
(그림 3-17) 상변화 메모리 소자 전용 측정 프로그램 초기 메인 화면 123
(그림 3-18) 펄스 입력 신호 소인 측정 모드(Sweep Mode) 화면 124
(그림 3-19) 상변화 메모리 기본 소자 특성 평가를 위한 테스트 패턴 레이아웃 128
(그림 3-20) 테스트패턴 배치도 및 마스크 레이아웃 129
(그림 3-21) 전체 마스크 렉티클 배치도 및 레이아웃 130
(그림 3-22) 상변화 메모리 소자의 제작 공정 흐름도 132
(그림 3-23) 소자 구조 단면도 및 실제 제작 소자의 단면 TEM 사진 133
(그림 3-24) GST 소자의 전기적 스위칭 특성과 문턱 전압 특성 134
(그림 3-25) GST 소자의 프로그래밍 특성 (R-I) 135
(그림 3-26) 인가 전류의 폭 변화에 따른 소자 저항값의 변화 136
(그림 3-27) 각 조성의 Sb-rich GST 박막 면저항의 온도 의존성 137
(그림 3-28) 각 조성의 Sb-rich GST 메모리 소자의 프로그래밍 특성 138
(그림 3-29) (a) 각 조성의 메모리 소자의 셋 동작 속도, (b) 셋 동작 속도의 Sb 조성 의존성 139
(그림 3-30) 저항을 고정시킨 Sb39, Sb43, Sb47-GST 소자의 셋 동작 속도 141
(그림 3-31) 각 조성의 Sb-rich GST 메모리 소자의 반복 기록 특성 142
(그림 3-32) Sb39-GST 소자의 반복 기록 동작 전후 EDS 조성 분석 결과 143
(그림 3-33) SbxSe1-x(이미지참조) 박막 면저항의 온도 의존성 144
(그림 3-34) SbxSe1-x(이미지참조) 박막의 PTE 측정 결과 145
(그림 3-35) 기존 GST소자와 신규 Sb66Se35(이미지참조) 메모리 소자의 동작속도 특성 비교 146
(그림 3-36) 기존 GST소자와 신규 Sb66Se35(이미지참조) 메모리 소자의 동작전류 특성 비교 147
(그림 3-37) GST 재료에서 Ge 원소의 위치 전이에 따른 엄블렐러 플립핑 148
(그림 3-38) PTE 테스트에 의한 GST와 17%Sn-GST의 결정화 거동 비교 150
(그림 3-39) Sn-GST 메모리 소자의 DC IV 특성 151
(그림 3-40) Sn-GST 메모리 소자의 프로그래밍 특성 152
(그림 3-41) (a) 기존 GST 소자와 신규 Sn-GST 소자의 셋 동작 속도 비교, (b) 실제 153
(그림 3-42) GST 메모리 소자의 정상 동작 특성 (a) 리셋 동작, (b) 셋 동작 특성 154
(그림 3-43) 오동작 소자의 동작 특성 (c) 리셋 동작, (d) 셋 동작 속도 특성 155
(그림 3-44) 오동작 소자의 단면 TEM 사진 156
(그림 3-45) TEM으로 관찰된 오동작 소자의 각 영역의 EDS 조성 분석 157
(그림 3-46) Ge-Te 메모리 소자와 GST 메모리 소자의 동작 속도 특성 비교 158
(그림 3-47) GST 소자의 반복 기록 특성 161
(그림 3-48) 반복 기록 동작 후 셋 스턱 동작 파괴 전후의 단면 TEM 사진 162
(그림 3-49) 셋 스턱 이전 소자의 TEM 각 관찰 영역에 대한 EDS 조성 분석 163
(그림 3-50) 셋 스턱 이후 소자의 TEM 각 관찰 영역에 대한 EDS 조성 분석 164
(그림 3-51) 셋 스턱 소자에서 관찰된 경계 영역의 라인 스캔 결과 165
(그림 3-52) Sn 도핑량에 따른 Sn-GST 소자 비정질 저항 값의 경시 변화 167
(그림 3-53) 5%Sn-GST 메모리 소자의 중간상 저항 값의 경시 변화 168
(그림 3-54) 상변화 메모리 소자의 멀티비트 구동 예 (오브닉스사의 데이터) 170
(그림 3-55) PFM 방식 기록 동작의 예 173
(그림 3-56) 복수 셀 구조를 이용한 멀티비트 상변화 메모리 소자의 구조 175
(그림 3-57) 복수 셀 구조를 이용한 멀티비트 상변화 메모리 소자의 기록 동작 원리 176
(그림 3-58) 복수 셀 구조를 이용한 멀티비트 상변화 메모리 소자의 기본 동작 177
(그림 3-59) 적층형 구조를 갖는 상변화 메모리용 신규 재료 특성과 소자 구조 178
(그림 3-60) 적층형 구조를 갖는 상변화 메모리 소자의 동작 원리 179
(그림 3-61) 각 층의 면적비를 부여한 경우의 열분포 시뮬레이션 결과 180
(그림 3-62) 각 층의 면적비와 두께비를 부여한 경우의 열분포 시뮬레이션 결과 180
(그림 3-63) 적층형 멀티비트 메모리 소자의 제작 공정 182
(그림 3-64) 제작된 적층형 멀티비트 메모리 소자 사진 184
(그림 3-65) 각 조성의 Ge-Te 메모리 소자의 동작 특성 185
(그림 3-66) 적층형 멀티비트 메모리 소자의 동작 특성 186
(그림 3-67) 인가 전류 펄스 폭 변화에 따른 소자 저항값의 변화 188
(그림 4-1) 포토 마스크 Flow 및 소자 단면도 197
(그림 4-2) Metall/GST간 Insulation용 PECVD Oxide의 Gap-Fill 검토. (a) PECVD 증착 후 예상 단면도, (b) SEM 관찰을 통한 실제 단면도. 199
(그림 4-3) (a) GST Over-Etch후 PECVD Oxide Pattern 망가짐, (b) Pattern 망가짐 현상에 대한 원인 고찰 200
(그림 4-4) GST Under-Etch후 PECVD Oxide Pattern 망가지지 않음 201
(그림 4-5) ACT2 포토 마스크 Revision 전과 후 비교 202
(그림 4-6) ACT2 마스크 Revision 적용 및 GST Over-Etch 후 OM 관찰 결과 202
(그림 4-7) 단위 상변화 메모리 셀 소자의 전기적 특성 204
(그림 4-8) 상변화 메모리 셀의 Schematic과 Layout 205
(그림 4-9) 상변화 메모리 셀의 Read Circuit 206
(그림 4-10) 상변화 메모리 셀의 Write Circuit 208
(그림 4-11) Vcc(이미지참조), Write Current Driver와 WL 트랜지스터 크기에 따른 전류량 209
(그림 4-12) Write Current Driver와 MUX 크기에 따른 전류량 210
(그림 4-13) Write Current Driver의 트랜지스터 크기에 따른 전류량 210
(그림 4-14) Write Current Driver 회로 211
(그림 4-15) SET/RESET Pulse Generator 회로 211
(그림 4-16) (a) Conventional write, (b) DCW write 213
(그림 4-17) PDI 기법 215
(그림 4-18) PDI Circuit 216
(그림 4-19) Simulation result 217
(그림 4-20) Full chip layout 218
(그림 4-21) Full chip simulation 218
(그림 4-22) (a) Full Chip 전체 사진, (b) 그림 (a)의 메모리 영역에 표시된 박스 부분을 확대한 사진 220
(그림 4-23) PCB 설계 도면 221
(그림 4-24) 어레이 측정을 위하여 제작된 PCB 기판 222
(그림 4-25) 제작된 패키지 222
(그림 4-26) 어레이 측정 결과 223
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