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요약문
SUMMARY
CONTENTS
목차
제1장 서론 38
제2장 H.264 디코더 설계 43
제1절 개요 44
제2절 기능(Features) 44
제3절 구조 45
1. 모듈 설계 방법 48
2. I/O 어드레스 맵 50
3. H.264 디코더 제어 레지스터 설명 50
4. 프레임 메모리 구조 51
제4절 입출력 신호 54
제5절 모듈 상세 설계 55
1. DMA 제어기 (DMAC) 설계 55
2. SDRAM 제어기 (SDRAMC) 설계 57
3. LENT 모듈 설계 57
4. ITIQ 모듈 설계 58
5. IPRED 모듈 설계 59
6. MVMVD 모듈 설계 59
7. MC 및 MCBuf모듈 설계 60
8. REC 모듈 설계 61
9. DB 모듈 설계 62
10. VOM 모듈 설계 63
제6절 H.264 디코더 성능 분석 67
제7절 H.264 디코더 소비전력 분석 69
1. RTL 소비전력 추정 69
2. 게이트 수준의 소비전력 추정 74
제3장 H.264 인코더 설계 76
제1절 개요 77
제2절 Reference C 개발 78
1. 개요 78
2. 레퍼런스 SW 동작 개요 및 사용 방법 78
3. 레퍼런스 SW 구조 80
4. 모듈과 모듈의 인터페이스 81
5. IP/DB 모듈 동작 82
6. LVLC/HVLC 모듈 동작 82
제3절 상위수준설계 83
1. 구조 및 기능전체 블록도 83
2. VIM(Video Input Module)모듈 별 성능 85
3. IP(Intra Prediction)모듈 별 성능 87
4. CAVLC 모듈별 성능 88
5. DB 모듈별 성능 89
6. IME 모듈별 성능 90
7. FMEMC 모듈별 성능 91
제4절 SDRAMC/DMAC RTL 설계 92
1. SDRAMC RTL 설계 92
2. DMAC RTL 설계 94
제5절 IME RTL 설계 95
제6절 FMEMC RTL설계 98
1. 구조 98
2. 동작 설명 98
제7절 IP/CAVLC/DB RTL 설계 100
1. IP RTL 설계 100
2. CAVLC RTL 설계 102
3. DB RTL 설계 104
제8절 VIM RTL 설계 106
1. 개요 106
2. 구조 및 기능 107
3. 성능 108
4. Verification 109
제4장 3D 그래픽 설계 110
제1절 3D IP의 구조 및 성능 111
1. 3D IP 블록다이어그램 111
2. 성능 112
3. 기능 114
제2절 3D IP의 기능별 블록 115
1. Geometry 115
2. Rasterizer 115
3. Fragment 116
4. System 116
제3절 3D 플랫폼 구성 117
1. 3D 플랫폼 개요 117
2. 하드웨어 구성 117
3. 소프트웨어 구성 130
4. Memory Map 134
제4절 3D 플랫폼 테스트 136
1. 테스트 순서 및 구성 136
2. 테스트 결과 및 분석 137
제5절 3D 렌더링 프로세서의 설계 141
1. 휴대 기기 시스템 설계 141
2. 소프트웨어 시스템 설계 142
3. 3D 렌더링 프로세서 아키텍처 143
4. 저전력 3D 렌더링 프로세서의 설계 146
5. 저전력 메모리 시스템의 설계 148
6. 3D 렌더링 프로세서의 구현 154
제5장 AAC 오디오 디코더 설계 157
제1절 개요 158
제2절 AAC 부호화 동작 159
제3절 AAC 디코더의 구성요소 및 동작 160
1. 부호화 해석부 161
2. 압축 성능 개선을 위한 기능 해석부 162
3. 시간 축 신호 변환부 163
4. 오디오 출력부 163
제4절 AAC오디오 디코더의 실시간 구현 164
1. 개발 절차 164
2. 실시간 구현 165
제6장 AV SYNC MP4 PLAYER 176
제1절 Audio/Video 동기화 177
제2절 Audio/Video 동기 방법 177
제3절 오디오 디코딩 환경 180
1. AAC 파일 180
2. AAC Decoder 183
3. AAC Device Driver & Interface Module 185
제4절 비디오 디코딩 환경 186
1. H.264 186
2. H.264 Decoder 188
3. H.264 디바이스 드라이버 및 인터페이스 189
제5절 MP4 Parser 구현 192
1. MP4 파일 포맷 192
2. MP4 Parser 195
제6절 오디오/비디오 동기 구현 202
제7절 결론 206
제7장 통합 MULTIMEDIA 플랫폼 207
제1절 고객 요구 사항 208
1. 멀티미디어 IP 개발자 208
2. 과제 관리자 210
3. IP 사용자 210
제2절 기능 및 구조 설계 211
1. MAPS_A(Multimedia Advanced Platform for SoC_A) 211
2. ABMSP(ARM Based Multimedia SoC Platform) 216
제3절 플랫폼 개발 및 IP 통합 구현 221
1. ABMSP 보드 구현 223
2. IP 구현용 FPGA 회로 구현 226
3. IP 구동 프로그램 231
제4절 통합 멀티미디어 플랫폼 요약 234
제8장 결론 238
약어표 240
부록 243
표 2.1. H.264 디코더 기능 및 특징 요약 44
표 2.2. 각 모듈의 주요 특징 47
표 2.3. I/O 에드레스 맵 50
표 2.4. 각 레지스터의 주소 및 기능 51
표 2.5. 각 영상 크기에 대한 Frame Offset 레지스터 값 53
표 2.6. H.264 디코더 ASIC 입출력 신호 54
표 2.7. 상대적 성능 추정표 69
표 2.8. RTL 평균 소비전력 추정 결과 71
표 2.9. Gate-level 에서의 소비전력 (CIF) 75
표 3.1. H.264 encoder reference SW 구성도 78
표 3.2. H.264 엔코더 Features 83
표 3.3. H.264 엔코더 성능 예측 84
표 3.4. VIM 성능표 86
표 3.5. IP 성능예측 87
표 3.6. CAVLC 성능예측 88
표 3.7. DB 성능예측 90
표 3.8. IME 성능예측 90
표 3.9. FMEMC 성능예측 91
표 3.10. CAVLC 모듈 기능 요약 103
표 3.11. DB 모듈 기능 요약 104
표 4.1. 3D IP 성능 요약 112
표 4.2. 기존 제품과 성능 비교 113
표 4.3. 3D IP 기능 요약 114
표 4.4. Clock Source 119
표 4.5. Foldover, Thru 129
표 4.6. 3D IP의 메모리 구성도 130
표 4.7. Versatile 플랫폼 보드의 주요 Memory Map 134
표 4.8. 로직 타일 보드의 Memory Map 134
표 4.9. LT_OSCx 레지스터의 bit arrangement 135
표 4.10. LT_LOCK 레지스터의 bit arrangement 136
표 4.11. Vertex Processing 테스트 결과 137
표 4.12. Primitive Precessing 테스트 결과 138
표 4.13. Rasterization 테스트 결과 138
표 4.14. Fragment Processing 테스트 결과 139
표 4.15. Texturing 테스트 결과 140
표 4.16. Instruction Set Architecture 144
표 4.17. 파이프라인 단계별 기능 147
표 6.1. ADIF Header 구성 181
표 6.2. ADTS Header 구성 182
표 6.3. MP4 파일 구성 195
표 6.4. MP4 파일에 들어있는 동기(sync) 샘플(프레임) 정보 202
표 6.5. A/V sync 작동에 따른 변수값 변화 204
표 7.1. MAPS_A 구성 명칭 및 기능 212
표 7.2. ABMSP 시스템의 세부 기능 218
표 7.3. 구동 프로그램 목록 234
표 7.4. 멀티미디어 플랫폼 및 IP 검증 내용 235
그림 1.1. 이동통신 서비스의 발전 방향 40
그림 1.2. 화면대비 화소수 41
그림 1.3. 콘텐츠 요구사항과 설계 기술 발전 및 배터리 발전의 상대적 비교 42
그림 2.1. H.264 디코더의 전체 구조 46
그림 2.2. H.264 디코더의 제어 및 데이터 흐름도 48
그림 2.3. 모듈의 기본 구조 49
그림 2.4. 데이터 전송을 위한 상호 통신 예 50
그림 2.5. QCIF, QVGA, CIF에 대한 프레임 메모리 구조 52
그림 2.6. VGA, D1에 대한 프레임 메모리 구조 53
그림 2.7. LENT 상위 블록도 58
그림 2.8. ITIQ 모듈 입출력 구조도 58
그림 2.9. IPRED 구조도 59
그림 2.10. REC 모듈의 구조 및 연결 관계도 62
그림 2.11. DB 모듈의 구조 및 주변 연결도 63
그림 2.12. VOM 모듈 구조도 65
그림 2.13. VOM 동작 사이클 구조도 65
그림 2.14. CIF 크기의 foreman 영상에 대한 디코딩 시간 67
그림 2.15. CIF 크기의 foreman 영상에 대한 PSNR 결과 (512 Kbps) 68
그림 2.16. CIF 크기의 foreman 영상에 대한 PSNR 결과 (1 Mbps) 68
그림 2.17. Power Theater의 소비전력 추정 흐름도 70
그림 2.18. Power Theater를 이용한 소비전력 추정 화면 71
그림 2.19. 시간에 대한 H.264 디코더 소비전력 변화 72
그림 2.20. 시간에 대한 H.264 디코더 및 내부 모듈의 소비전력 변화 73
그림 2.21. Power Compiler의 소비전력 추정 흐름도 74
그림 3.1. H.264 엔코더 전체 블록도 84
그림 3.2. 시스템 연계도 85
그림 3.3. VIM 타이밍도 86
그림 3.4. IP 시스템 연계도 87
그림 3.5. 시스템 연계도 88
그림 3.6. DB 시스템 연계도 89
그림 3.7. IME 시스템 연계도 90
그림 3.8. 시스템 연계도 91
그림 3.9. MCON2 블록도 93
그림 3.10. IME 기능 블럭도 96
그림 3.11. FME/MC 전체 블록도 98
그림 3.12. Intra prediction 모듈의 핀 구성 및 전체 기능 흐름도 101
그림 3.13. VIM 구조도 107
그림 4.1. 3D IP 블록다이어그램 111
그림 4.2. IP 데이터 흐름도 111
그림 4.3. 3D 그래픽 처리 과정 115
그림 4.4. 3D 플랫폼의 하드웨어 구성도 118
그림 4.5. 로직 타일 보드의 클럭 구성도 119
그림 4.6. Versatile 플랫폼 보드에서 생성되는 GLOBALCLK 120
그림 4.7. Sys_OSCO 레지스터 형식 120
그림 4.8. 로직 타일의 클럭 트리 121
그림 4.9. LT_OSC2 레지스터 형식 121
그림 4.10. PMCD의 I/F 122
그림 4.11. PMCD Frequency Divider 122
그림 4.12. AHB I/F 구성 123
그림 4.13. AHB Map 124
그림 4.14. Bus Matrix의 I/F 125
그림 4.15. AHB Asynchronous Bridge의 I/F 126
그림 4.16. 로직타일의 구조도 127
그림 4.17. foldover와 Thru 신호들의 간략도 128
그림 4.18. 3D IP의 I/F 129
그림 4.19. 3D S/W 구성도 130
그림 4.20. 3D Driver 작동 흐름도 132
그림 4.21. LT_OSCx 레지스터 135
그림 4.22. LT_LOCK 레지스터 136
그림 4.23. 3D Renderer를 포함한 휴대 기기 시스템 블록 다이어그램 141
그림 4.24. 3D 그래픽스 소프트웨어 시스템 142
그림 4.25. 3D 렌더링 프로세서 블록 다이어그램 143
그림 4.26. 파이프라인 구조 146
그림 4.27. 2-D 블록 맵드 캐시 149
그림 4.28. 순환 텍스쳐 맵핑 150
그림 4.29. 텍스쳐 주소 정렬회로 150
그림 4.30. 저전력 depth buffer의 구조 151
그림 4.31. Non-atomlc RMW 동작 152
그림 4.32. Non-atomic RMW 제어회로 153
그림 4.33. 3D 렌더링 프로세서의 Micro photograph 154
그림 4.34. Evaluation 보드 시스템 155
그림 4.35. 3D 렌더링 프로세서의 소모전력 156
그림 5.1. AAC 디코더 블록도 161
그림 5.2. 효과적인 IDCT 및 windowing 동작 174
그림 6.1. 오디오/비디오 스트림이 동기 되어서 정상적으로 처리되는 경우 178
그림 6.2. 오디오에 비해 비디오 스트림이 빨리 처리 되는 경우 179
그림 6.3. 오디오에 비해 비디오 스트림이 늦게 처리 되는 경우 179
그림 6.4. 인터페이스 모듈로부터 AAC 디코더로 데이터를 가져오는 경우 184
그림 6.5. AAC 디코더 관련 버퍼의 구성 186
그림 6.6. H.264 디코더 로컬 버퍼 188
그림 6.7. H.264 디바이스 드라이버에서 쌤플 단위로 데이터를 보낼 경우 190
그림 6.8. H.264 디바이스 드라이버에서 256 워드 단위로 데이터를 보낼 경우 191
그림 6.9. MP4 파일 포맷 예제 193
그림 6.10. MP4 파일 바이너리 및 텍스트 디스플레이 193
그림 6.11. MP4 파일의 XML 형식 194
그림 6.12. MP4에서 객체나 atom들 사이의 관계 194
그림 7.1. MAPS_A 기능 블록도 212
그림 7.2. FPGA 기반 플랫폼 구조도 214
그림 7.3. SoC 기반 플랫폼 구조도 215
그림 7.4. ABMSP 기능 블록도 218
그림 7.5. ABMSP 전체 구조도 221
그림 7.6. MAPS_A 특징 및 구현 사진 222
그림 7.7. ABMSP 특징 및 구현 사진 222
그림 7.8. ABMSP 보드 구성도 223
그림 7.9. 보드 연결도 225
그림 7.10. H.264 디코더 IP 및 AAC IP용 RTL 블록도 227
그림 7.11. IP 구현용 메모리 맵 228
그림 7.12. 오디오 인터페이스용 RTL 229
그림 7.13. H.264 디코더 IP 및 AAC IP용 클럭 회로 230
그림 7.14. H.264 디코더 구동 순서 232
그림 7.15. 구동 프로그램 파일 구조 233
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