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SUMMARY(영문요약문)
CONTENTS(영문목차)
목차
제1장 서론 29
제2장 DDRF 구조 설계 33
제1절 개요 35
제2절 요구사항 정의 36
1. CCRF 기능요구사항 36
2. AD 변환기 기능요구사항 37
3. DDC 기능요구사항 37
제3절 다중모드 SDR 단말용 RF 수신기 구조 설계 38
1. 수신기 구조 결정 38
2. Link Budget 39
가. Link Budget:CDMA Cellular 40
나. Link Budget:WCDMA 41
다. Link Budget:WiBro 42
라. Link Budget:규격별 43
마. SDR 단말용 RF 수신기 규격 정의 45
제3장 CCRF 설계 47
제1절 개요 49
제2절 광대역 저잡음증폭기 설계 50
1. 1차 검증용 저잡음증폭기 설계 50
2. 2차 검증용 저잡음증폭기 설계 52
제3절 저전력 SDR용 주파수혼합기 설계 55
제4절 광대역 능동 발룬 설계 58
1. 연구 내용 58
2. 광대역 Active Balun 회로 설계 58
제5절 Programmable LO 블록 연구 62
1. 광대역 LC-VCO 설계 62
2. Programmable LO 주파수 합성기 설계 65
제4장 ADC 설계 67
제1절 ADC 설계 기초 연구 69
1. A/D 변환기의 기술 현황 69
2. A/D 변환기 주요 블록의 제한 사항 72
3. ADC 측정장비의 제한사항 72
가. Signal Generator 72
나. Clock Generator 73
다. 결론 73
4. 기존의 A/D 변환기 사양 및 기술 분석 74
제2절 ADC 칩 설계 77
1. 연구 목표 77
2. 14b 급 A/D 변환기 설계 77
3. 고속 A/D 변환기 주요 규격 79
4. A/D 변환기 예상 사양 및 Timing Diagram (타이밍도) 80
제3절 블록별 회로설계 요약 82
1. 고속 고정밀 Sample-and-Hold Amplifier (SHA) 82
2. 저전력 고속 Multiplying D/A 변환기 (MDAC) 84
3. 고속 subranging Flash A/D 변환기 86
4. 고정밀 기준 전류/전압 발생기 88
제5장 DDRF용 DDC 연구 91
제1절 DDC 규격 정의서 및 검증용 FPGA 93
1. SDR 단말용 DDC 구조제안 93
2. SDR 단말용 듀얼모드 DDC 94
가. CDMA와 WCDMA 스펙 및 DDC 성능 분석 94
나. 듀얼모드 DDC HDL 코딩 및 FPGA 합성 97
제6장 다중모드 SDR 단말용 DDRF 시험방안 연구 105
제1절 개요 107
제2절 요구사항 107
1. CCRF 시험용 입출력 신호 요구 사항 108
가. RF 신호 출력 108
나. IF 신호 입력 108
2. ADC 시험용 입출력 신호 요구 사항 109
가. IF 신호 출력 109
나. Digital 신호 입력 109
3. DDC 시험용 입출력 신호 요구 사항 109
가. Digital 신호 출력 109
나. Digital 신호 입력 110
제3절 DDRF 테스트를 위한 Software Defined Test System(SDTS) 110
1. Software Defined Test System(SDTS) 구조 110
가. CCRF 테스트 용 SDTS 구성 111
나. ADC 테스트 용 SDTS 구성 111
다. DDC 테스트 용 SDTS 구성 111
라/마. DDRF 통합 테스트 용 SDTS 구성 111
2. Software Defined Test System(SDTS) 특징 112
3. 다중모드 SDR 단말용 DDRF 시험용 SDTS 규격 113
가. RF 출력 규격 113
나. RF 입력 규격 113
다. IF 출력 규격 113
라. IF 입력 규격 113
마. 디지털 입력 및 출력 규격 114
제7장 결론 115
부록 119
(표 2-1) Divider 비에 따른 VCO 출력 37
(표 2-2) 규격별 실험조건 38
(표 2-3) RF 세부 규격 38
(표 2-4) Analog Devices사의 AD 변환기 성능 39
(표 2-5) AD사의 AD 변환기 성능 - AD9215 - 10 bit, 65/80/105 MS/s 39
(표 2-6) AD사의 AD 변환기 성능 - AD9246 - 14 bit, 80/105/125 MS/s 39
(표 2-7) AD사의 AD 변환기 성능 - AD9461 - 16 bit, 130 MS/s 39
(표 2-8) 요약 44
(표 3-1) 1차 LNA 측정결과 52
(표 3-2) 2차 LNA 설계결과 54
(표 3-3) 각 표준 별 주파수 혼합기 성능 요약 57
(표 3-4) 광대역 Active Balun 설계 결과 61
(표 3-5) 규격별 VCO tuning range 63
(표 3-6) SDR 단말용 주파수 합성기 설계 특성 66
(표 4-1) 기존의 15b-l6b 1MS/s 이상 A/D 변환기의 사양 (논문/제품) 74
(표 4-2) 기존의 14b 50MS/s 이상 A/D 변환기의 사양 (논문/제품) 75
(표 4-3) 기존의 14b 50MS/s 이상 A/D 변환기에 사용된 기술 분석(논문/제품) 76
(표 4-4) A/D 변환기 주요 규격 79
(표 4-5) 모의실험 중인 1차 A/D 변환기 버전의 예상사양 80
(표 4-6) 전체 A/D 변환기 모의실험결과 요약 80
(표 5-1) DDC 설계에 필요한 두 개의 표준으로부터의 설계 사양 95
(표 5-2) CDMA 주파수 대역 응답 특성 95
(표 5-3) WCDMA 주파수 대역 응답 특성 96
(그림 2-1) 다중모드 SDR용 DDRF 전체 블록도 35
(그림 2-2) CCRF 구조 및 PLO 기능 36
(그림 2-3) DDC 구조 및 기능 37
(그림 2-4) SDR 수신기 구조 38
(그림 2-5) Max. mode CDMA Cellular 40
(그림 2-6) min. mode CDMA Cellular 41
(그림 2-7) Max. mode WCDMA 41
(그림 2-8) min. mode WCDMA 42
(그림 2-9) Max. mode WiBro 42
(그림 2-10) min. mode WiBro 43
(그림 2-11) 수신단 이득 43
(그림 2-12) 수신단 잡음지수 44
(그림 2-13) 수신단 IIP3 44
(그림 2-14) 수신단 규격 45
(그림 2-15) SDR 수신단 이득 45
(그림 2-16) SDR 수신단 잡음지수 46
(그림 2-17) SDR 수신단 IIP3 46
(그림 3-1) 다중모드 SDR용 DDRF 전체 블록도 49
(그림 3-2) 1차 검증용 광대역 LNA 회로 구조 블록도 50
(그림 3-3) 제작된 1차 LNA 51
(그림 3-4) 1차 LNA 주파수 특성 51
(그림 3-5) 2차 재구성형/광대역 LNA 회로 52
(그림 3-6) 2차 LNA 레이아웃 53
(그림 3-7) 2차 LNA 주파수 특성 53
(그림 3-8) 저전력 주파수 혼합기 회로도 56
(그림 3-9) 저전력 주파수 혼합기 layout 56
(그림 3-10) 저전력 주파수 혼합기 입력 반사손실 57
(그림 3-11) 광대역 Active Balun 회로도 58
(그림 3-12) 일반적인 차동구조 능동발룬 회로도 및 등가회로 59
(그림 3-13) 제안된 능동발룬 회로도 및 등가회로 59
(그림 3-14) 광대역 능동 발룬 layout 60
(그림 3-15) 광대역 능동 발룬의 출력 phase difference 및 전달특성 61
(그림 3-16) 규격별 주파수 대역 62
(그림 3-17) 규격에 따른 VCO 및 분주기 구성 63
(그림 3-18) 제안된 LC-VCO 회로도 64
(그림 3-19) 제어전압 및 tuning에 따른 VCO 출력변화 65
(그림 3-20) 제안된 programmable 주파수합성기 구조도 65
(그림 3-21) 공정변화에 따른 락시간 및 위상잡음 특성 시뮬레이션 66
(그림 4-1) A/D 변환기 기술의 한계 70
(그림 4-2) SDR 시스템에서 요구하는 A/D 변환기의 사양 일예 70
(그림 4-3) A/D 변환기의 기술 현황 71
(그림 4-4) 제안하는 14b 150MS/s ADC 구조 77
(그림 4-5) 전체 A/D 변환기 1차 모의실험결과 (1.2V, 25℃, 150MHz) 81
(그림 4-6) SHA 전체 회로 82
(그림 4-7) SHA 회로의 AC 분석 결과 83
(그림 4-8) MDAC1 전체 회로 84
(그림 4-9) MDAC1 회로의 AC 분석 결과 85
(그림 4-10) flash4 블록에 사용되는 완전차동 비교기 86
(그림 4-11) flash4 비교기의 AC 분석 결과 87
(그림 4-12) 고정밀 기준 전류/전압 발생기 전체 회로도 89
(그림 4-13) REFTOP/REFBOT 노드의 출력 파형 89
(그림 5-1) 다중모드 SDR단말용 저전력 Digital Down Conversion 필터 94
(그림 5-2) CIC+IFOP+HBF로 구현된 CDMA의 주파수 응답(로그스케일) 96
(그림 5-3) CIC+IFOP+HBF로 구현된 CDMA의 주파수 응답(선형스케일) 96
(그림 5-4) CIC+IFOP+HBF로 구현된 WCDMA의 주파수 응답(로그스케일) 97
(그림 5-5) CIC+IFOP+HBF로 구현된 WCDMA의 주파수 응답(선형스케일) 97
(그림 5-6) Dual Mode DDC block diagram 98
(그림 5-7) 1개의 곱셈기를 사용한 FIR 필터의 구현 예 98
(그림 5-8) Dual-mode CIC 필터 블록 다이어그램 99
(그림 5-9) Integrator CIC filter의 RTL schematic 99
(그림 5-10) Comb CIC filter의 RTL schematic 99
(그림 5-11) Dual-mode IFOP filter 100
(그림 5-12) 1개의 곱셈기를 사용한 연산과정 101
(그림 5-13) Dual mode IFOP RTL schematic 101
(그림 5-14) Dual-mode HBP filter 102
(그림 5-15) Dual-mode HBF RTL schematic 103
(그림 5-16) Dual Mode DDC input/output Pin(top block) 103
(그림 5-17) Dual Mode DDC Synthesis Results 103
(그림 6-1) 다중모드 SDR 단말용 DDRF 시험용 입출력신호 108
(그림 6-2) Software Defined Test System(예시) 110
(그림 6-3) SDTS에서 제공하는 다양한 분석방법(예시) 112
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