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SUMMARY
CONTENTS
목차
제1장 서론 41
제1절 연구의 목적 및 필요성 43
제2절 연구의 목표 및 결과 48
제3절 보고서 체계 57
제2장 멀티서비스 스위치 규격 및 기능 59
제1절 멀티서비스 스위치 규격 61
제2절 멀티서비스 스위치 구조 및 기능 63
제3장 멀티서비스 스위치 구현 109
제1절 칩 사양 111
제2절 구조 111
제3절 데이터 흐름 113
제4절 Triple-Speed MAC 116
제5절 L2 Address Lookup 엔진 133
제6절 Classifier 141
제7절 Rate Limiter 143
제8절 Port Processor 152
제9절 Queue Manager 157
제10절 Multicast Manager 170
제11절 Packet Buffer 175
제12절 Memory Manager 181
제13절 PCI_DMA 188
제4장 멀티서비스 스위치 레퍼런스 플랫폼 개발 195
제1절 개요 197
제2절 MSSB 198
제3절 PDB 202
제5장 에뮬레이션 보드 개발 207
제1절 개요 209
제2절 스위치 보드 210
제3절 물리층 보드 220
제6장 MSS 시스템 소프트웨어 개발 231
제1절 개요 233
제2절 요구사항 234
제3절 구성 234
제4절 MSS 시스템 소프트웨어 기능 236
제5절 MSS 시스템 소프트웨어 구현 242
제7장 결론 257
참고문헌 261
약어표 265
연구결과물 269
(표 2-2-1) 등급별 대역 할당(Kbps) 80
(표 3-4-1) GMACTX의 State 설명 122
(표 3-4-2) GMACTX 를 컨트롤 하는 State Machine의 각 State 별 설명 124
(표 3-4-3) TXETHMAC의 TX state 설명 127
(표 3-4-4) 속도 별 Slot time(Collision Window)의 정의 130
(표 3-4-5) RXETHMAC의 state에 관한 설명 131
(표 3-7-1) RL 메모리 비트 구성 150
(표 5-3-1) PHY의 physical address 설정 229
(표 6-5-1) MSS User API 목록 242
(표 6-5-2) MSS 소프트웨어 자료 구조 246
(표 6-5-3) L2 프레임의 Ether Type 필드 값 252
(표 6-5-4) L3 Protocol Type 필드 값 253
(그림 1-1-1) 세계 주거용 및 비즈니스 광대역 서비스 시장 분포 예측(IDC,2005) 47
(그림 1-2-1) 주관기관, 연구책임기관 및 공동연구기관의 연구 개발 추진 체계 48
(그림 1-2-2) 멀티서비스 스위치 칩 52
(그림 1-2-3) 멀티서비스 스위치 레퍼런스 플랫폼 53
(그림 1-2-4) 멀티서비스 스위치 에뮬레이션 보드 54
(그림 1-2-5) 멀티서비스 스위치 sample chip 54
(그림 1-2-6) 멀티서비스 스위치 Sample Chip 검증 보드 55
(그림 1-2-7) 멀티서비스 스위치 Sample Chip 에뮬레이션 보드 55
(그림 1-2-8) SGMII-CDR 평가 칩 56
(그림 1-2-9) SGMII-CDR 평가 칩 검증 보드 56
(그림 2-2-1) MSS 기능 블록도 64
(그림 2-2-2) MAC 에서 시스템 방향으로의 전송시 68
(그림 2-2-3) 시스템으로부터 MAC으로의 송신 69
(그림 2-2-4) CPU 인터페이스에서의 Read 및 Write 동작 예제 70
(그림 2-2-5) Classifier 기능 76
(그림 2-2-6) 5가지의 4-bit Rule을 가진 메모리 구조 77
(그림 2-2-7) Classification 예제 78
(그림 2-2-8) 기존 이더넷 스위치 대역 제어 문제점 79
(그림 2-2-9) 멀티서비스 스위치 대역 제어 80
(그림 2-2-10) Q-in-Q 방식에 따른 Ethernet Frame 82
(그림 2-2-11) 대역 조정 등급 설정 흐름도 83
(그림 2-2-12) Switch Fabric 블록 구성도 85
(그림 2-2-13) 버스 폭에 따른 메모리 낭비 예 87
(그림 2-2-14) 명목상 포트 대역폭에 대한 실제 사용하는 대역폭의 비율 (a) 버스폭이 16바이트인 경우,(b) 버스 폭이 64바이트인 경우 89
(그림 2-2-15) 보통의 공유 메모리 구조에서 복수의 메모리를 사용하는 구조로 변경 90
(그림 2-2-16) 여러 뱅크에 대한 접근 방법 92
(그림 2-2-17) 연계된 스케쥴링을 통한 각 뱅크의 통합 관리 93
(그림 2-2-18) Linked List의 예 (a) 일반적인 linked list의 구조 (b) (a)의 구조에서 linked list에 하나의 엔트리만 존재하는 경우 (c) (a)의 구조에서 linked list에 엔트리가 존재하지 않는 경우 96
(그림 2-2-19) Bitmap기반의 Free Cell Manager의 동작 예시 98
(그림 2-2-20) Linked list를 이용한 Free Cell Management의 예시 99
(그림 2-2-21) Register FIFO와 Memory FIFO 101
(그림 2-2-22) Multicast Manager 예제 104
(그림 2-2-23) 하나의 셀이 여러 프레임에 의해 공유되는 경우의 reference count값 106
(그림 2-2-24) 메모리 매니저의 구조 107
(그림 3-1-1) 멀티서비스 스위치 칩 111
(그림 3-2-1) MSS 소자 블록도 112
(그림 3-3-1) 간략하게 나타낸 패킷 흐름도:두꺼운 검은 선은 패킷의 흐름을 얇은 붉은 선은 패킷정보 및 컨트롤 정보의 흐름을 나타낸다 114
(그림 3-4-1) Triple-speed MAC 의 구성도 119
(그림 3-4-2) Elastic Buffer의 구조 120
(그림 3-4-3) GMAC의 구조 121
(그림 3-4-4) GMAC TX State Diagram 123
(그림 3-4-5) (표 3-4-2)를 바탕으로 한 State Diagram 124
(그림 3-4-6) FMAC의 구조 126
(그림 3-4-7) (표 3-4-3)을 바탕으로 한 State Machine 128
(그림 3-4-8) FMAC TX의 Collision 처리 방식을 나타내는 흐름도 129
(그림 3-4-9) (표 3-4-5)를 기반으로 한 State Diagram 131
(그림 3-5-1) Lookup Engine 블록도 133
(그림 3-5-2) Lookup 입력 신호 134
(그림 3-5-3) Lookup 출력 신호 134
(그림 3-5-4) MAC Address Table Entry 135
(그림 3-5-5) MAC Address Lookup 블록의 구조 136
(그림 3-5-6) Destination Filtering 블록의 구조 140
(그림 3-6-1) Classifier의 구조 141
(그림 3-6-2) Classifier Query 구조 143
(그림 3-6-3) Classification Result 구조 143
(그림 3-7-1) RL 블록도 144
(그림 3-8-1) Port Processor 주변 블록 구성도 152
(그림 3-9-1) Queue Manager의 구조 158
(그림 3-9-2) Queue Manager가 사용하는 각 메모리의 초기화 상태 160
(그림 3-9-3) Enqueue에 관련된 신호들과 Data Flow 162
(그림 3-9-4) 메모리에 저장되는 데이터 포맷 163
(그림 3-9-5) Dequeue에 관련된 신호들과 Data Flow 163
(그림 3-9-6) 4개의 포트가 2개씩의 Priority 갖는 경우의 예제 165
(그림 3-9-7) Priority Map을 이용한 Priority 처리 166
(그림 3-9-8) Queue Manager Enqueue 167
(그림 3-9-9) Queue Manager De-queue 168
(그림 3-9-10) Pipelining 169
(그림 3-9-11) QM1의 타이밍도 170
(그림 3-10-1) Multicast Manager의 구조 171
(그림 3-10-2) Multicast Manager와 외부 블록간의 상호작용 172
(그림 3-10-3) Output queue 방식의 FIFO를 가진 포트 173
(그림 3-10-4) Multicast Manager 타이밍 174
(그림 3-11-1) Packet Buffer의 내부 구조 175
(그림 3-11-2) 시스템 클록과 Packet Buffer 클록의 배치 176
(그림 3-11-3) Bank의 사이즈에 따른 메모리의 점유 177
(그림 3-11-4) 16번째 포트의 Request와 Grant 신호를 나타낸 타이밍 다이어그램 179
(그림 3-11-5) 메모리 뱅크의 Arbiter 운영 방식 180
(그림 3-11-6) Accept 운영 방식 181
(그림 3-12-1) 메모리 매니저의 구조 181
(그림 3-12-2) Linked List 형태로 운영되는 메모리 셀의 형태 183
(그림 3-12-3) 메모리 매니저의 각 포트 별 송수신단 상호작용:(a) 프레임 수신시의 상호작용 (b) 프레임 송신시의 상호작용 184
(그림 3-12-4) MM_RX_CELL/MM_TX_CELL의 상호 작용 188
(그림 3-13-1) PCI Bridge 189
(그림 3-13-2) PCI Ethernet MAC 190
(그림 3-13-3) PCI Target Unit 구조 191
(그림 3-13-4) WISHBONE Slave Unit 구조 192
(그림 4-1-1) 레퍼런스 플랫폼 197
(그림 4-2-1) MSSB 상세 블록 다이어그램 200
(그림 4-3-1) PDB 블록도 203
(그림 5-2-1) FPGA-MSSB 210
(그림 5-2-2) EMSSB 211
(그림 5-2-3) ESB 2.0 상세 블록 다이어그램 213
(그림 5-2-4) ESB 3.0 상세 블록 다이어그램 215
(그림 5-2-5) FPGA-MSSB 상세 블록 다이어그램 216
(그림 5-2-6) EMSSB 상세 블록 다이어그램 218
(그림 5-3-1) GPB 221
(그림 5-3-2) GPB-RGMII 221
(그림 5-3-3) GPB 블록도 223
(그림 5-3-4) GPB_RGMII 블록도 224
(그림 5-3-5) GPB_RGMII V2.0 블록도 226
(그림 6-3-1) MSS 시스템 소프트웨어 구성도 235
(그림 6-4-1) 디바이스 드라이버 구성도 238
(그림 6-4-2) Base Address 참조 절차 238
(그림 6-4-3) 레지스터 읽기/쓰기 절차 239
(그림 6-5-1) Lookup Control Register 자료 구조 245
(그림 6-5-2) L2 서비스와 시스템 소프트웨어 관계도 250
(그림 6-5-3) 이더넷 프레임 구조 251
(그림 6-5-4) 802.1x 서비스 망 254
(그림 6-5-5) 802.1x 인증 서비스 모듈 동작 흐름도 255
(그림 6-5-6) 802.1x 인증 서비스를 이용한 대역 제어 정보 등록 동작 흐름도 256
원문구축 및 2018년 이후 자료는 524호에서 직접 열람하십시요.
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