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SUMMARY

Contents

목차

제1장 서론 34

제1절 연구 개발의 필요성 34

제2절 연구 개발의 목표 35

제3절 연구 개발의 내용 36

제2장 이중주파수 GPS Baseband IC 개발 38

제1절 목표 및 규격 38

제2절 설계 및 검증 39

제3절 시제품 제작 68

제4절 시험 결과 75

제3장 이중주파수 GPS RF IC 개발 83

제1절 개요 83

제2절 설계 및 검증 83

제3절 시험 평기 102

제4장 MEMS DR 모듈 개발 112

제1절 개요 112

제2절 개발 내용 116

제3절 시험 결과 196

제5장 GPS/DR 통합 알고리즘 개발 223

제1절 개요 223

제2절 개발 내용 224

제3절 시험 결과 252

제6장 과제 산출물을 이용한 통합 설계 275

제1절 GPS/DR 통합측위 단말 개발 275

제2절 GPS/DR SIP 설계 299

제3절 GPS BB/RF SoC 설계 311

제7장 결론 326

표 1-3-1. 연도별 연구 목표 및 내용 36

표 2-1-1. 연구개발의 연차별 내용 및 목표 38

표 2-2-1. Baud Rate와 Divisor 값 (ASIC의 경우, 구동 clock 40MHz) 42

표 2-2-2. 목표 사양 대비 성능 평가표 56

표 2-3-1. GPS L1/L2C Baseband IC V1.0 과 V2.0 의 비교 74

표 3-2-1. GPS L1/L2C RF IC 단위 블록 사양 85

표 3-2-2. 단위 블록 설계 결과 요악 101

표 3-3-1. Maximum Gain 시험결과 104

표 3-3-2. Gain Control Range 시험결과 106

표 3-3-3. Noise Figure 시험결과 108

표 3-3-4. IIP3 시험결과 109

표 3-3-5. Input S11 시험결과 109

표 3-3-6. Phase Noise 시험결과 110

표 4-2-1. 자이로 구조물 설계 사양 119

표 4-2-2. 자이로 방식별 비교 120

표 4-2-3. 자이로 구조물 설계 사양 충족도 127

표 4-2-4. 가속도계 구조물 설계 사양 131

표 4-2-5. 가속도계 구조물 설계 개선 사양 133

표 4-2-6. 가속도계 방식별 비교 133

표 4-2-7. 가속도계 구조물 설계 사양 충족도 142

표 4-2-8. MEMS 자이로 구조물 공정 목표 사양 및 결과 150

표 4-2-9. MEMS 가속도계 구조물 공정 목표 사양 및 결과 159

표 4-2-10. MEMS 자이로 신호처리 ASIC 설계 사양 180

표 4-2-11. MEMS 가속도계 신호처리 ASIC 설계 사양 190

표 4-2-12. MEMS DR 양자와 ASIC 설계 사양 192

표 4-3-1. MEMS 자이로 성능 시험 데이터 205

표 4-3-2. MEMS 가속도계 성능 시험 데이터 215

표 4-3-3. MEMS 자이로 성능 요약 및 충족도 220

표 4-3-4. MEMS 가속도계 성능 요약 및 충족도 221

표 4-3-5. MEMS DR ASIC 기능 요악 및 충족도 222

표 5-3-1. 정적측위 시험결과 비교 254

표 5-3-2. 동적측위 시험결과 비교 260

표 5-3-3. 정적 시험 시 Carrier Smoothing 전후의 위치 오차 비교 262

표 6-1-1. 1 PPS 시험결과 282

표 6-1-2. Cold Start 시험결과 282

표 6-1-3. Warm Start 시험결과 283

표 6-1-4. Hot Start 시험결과 283

표 6-1-5. Reacquisition 시험결과 283

표 6-1-6. Static Positioning 시험결과 284

표 6-1-7. Dynamic Positioning 시험결과 284

표 6-1-8. GPS/DR Dynamic Positioning 시험결과 285

표 6-1-9. DR only Dynamic Positioning 시험결과 285

표 6-1-10. Tracking Sensitivity 시험결과 285

표 6-1-11. 통합측위단말의 방향정보 규격 286

표 6-1-12. COG 오차 시험결과 286

표 6-1-13. SOG 오차 시험결과 287

표 6-2-1. GPS SIP의 Pin 구성 301

표 6-2-2. GPS SIP의 주요 구성 부품 301

표 6-2-3. 통합측위용 GPS/DR SIP의 Pin 구성 303

표 6-2-4. 통합측위 GPS/DR SIP의 주요 구성 부품 303

표 6-3-1. GPS BB/RF SoC 개발 목표 및 내용 311

표 6-3-2. 개발 제안 규격 대비 성능 평가표 315

표 6-3-3. Maximum Gain 시험결과 319

표 6-3-4. Gain control range 시험결과 319

표 6-3-5. Noise figure 측정 결과 320

표 6-3-6. IIP3 시험결과 320

표 6-3-7. S11 시험결과 320

그림 2-2-1. IC 내부의 모든 클럭, 리셋 신호 검증 40

그림 2-2-2. ARM Master Interface 41

그림 2-2-3. UART 송/수신 테스트 42

그림 2-2-4. GPIO 테스트 44

그림 2-2-5. SPI 송수신 테스트 44

그림 2-2-6. Timer 테스트 46

그림 2-2-7. Wdog 테스트 47

그림 2-2-8. RTC 테스트 48

그림 2-2-9. AHB Interface for Static Memory Interface 49

그림 2-2-10. Flash ROM access를 위한 Static Memory Interface 49

그림 2-2-11. L1 CA 코드 발생 검증 50

그림 2-2-12. L2 CM 코드 발생 검증(코드 시작 부분) 50

그림 2-2-13. L2 CM 코드 발생 검증(코드 마지막 부분) 50

그림 2-2-14. L2 CL 코드 발생 검증(코드 시작 부분) 51

그림 2-2-15. L2 CL 코드 발생 검증(코드 마지막 부분) 51

그림 2-2-16. L2 CS 코드 발생 검증 52

그림 2-2-17. TEST IF를 이용한 상관 결과 검증 52

그림 2-2-18. AHB Interface for Interrupt Controller 54

그림 2-2-19. UART를 위한 DMA Controller 처리 55

그림 2-2-20. ARM SOC 설계용 FPGA 하드웨어 플랫폼 블록도 59

그림 2-2-21. ARM SOC 설계용 FPGA 하드웨어 플랫폼 결과물 59

그림 2-2-22. GPS IC 내부의 클럭 및 리셋 모의 검증 60

그림 2-2-23. ARM Master 모의 검증 61

그림 2-2-24. UART 송/수신 모의 검증 61

그림 2-2-25. GPIO 모의 검증 62

그림 2-2-26. SPI 송/수신 모의 검증 62

그림 2-2-27. Timer 모의 검증 63

그림 2-2-28. Wdog 모의 검증 64

그림 2-2-29. RTC 모의 검증 - Counting 64

그림 2-2-30. RTC 모의 검증 - SRAM read/write 64

그림 2-2-31. AHB Interface for Static Memory Interface 65

그림 2-2-32. Flash ROM access를 위한 Static Memory Interface 65

그림 2-2-33. L1 CA 코드 발생 모의 검증 66

그림 2-2-34. L2 CM 코드 발생 검증(코드 시작 부분) 66

그림 2-2-35. L2 CM 코드 발생 검증(코드 마지막 부분) 66

그림 2-2-36. L2 CL 코드 발생 검증(코드 시작 부분) 67

그림 2-2-37. L2 CL 코드 발생 검증(코드 마지막 부분) 67

그림 2-2-38. L2 CS 코드 발생 검증 67

그림 2-2-39. TEST IF를 이용한 상관 결과 검증 68

그림 2-3-1. GPS L1/L2C Baseband IC V1.0 구조 69

그림 2-3-2. GPS L1/L2C Baseband IC V1.0 P&R 69

그림 2-3-3. GPS L1/L2C Baseband IC V1.0의 Bonding 도면 70

그림 2-3-4. GPS L1/L2C Baseband IC V1.0 71

그림 2-3-5. GPS L1/L2C Baseband IC V2.0 기능 블록도 72

그림 2-3-6. GPS L1/L2C Baseband IC V2.0 P&R 72

그림 2-3-7. GPS L1/L2C Baseband IC V2.0 73

그림 2-3-8. GPS L1/L2C Baseband IC series 73

그림 2-4-1. GPS L1/L2C Baseband IC V2.0 시험용 하드웨어 플랫폼 블록도 76

그림 2-4-2. GPS L1/L2C Baseband IC 시험용 하드웨어 플랫폼 결과물 76

그림 2-4-3. L1 CA Code를 사용한 상관 결과 77

그림 2-4-4. L1 CA Code 사용시 Code Phase 값 78

그림 2-4-5. L2 CM Code를 사용한 상관 결과 79

그림 2-4-6. L2 CM Code를 사용시 Code Phase 값 79

그림 2-4-7. L2 CL 코드 사용시 상관 결과 80

그림 2-4-8. L2 CL 코드 사용시 Code Phase 값 81

그림 2-4-9. L2 CS 코드 사용시 상관 결과 81

그림 2-4-10. L2 CS 코드 사용시 Code Phase 값 82

그림 3-2-1. GPS L1/L2C RF IC 구조도 84

그림 3-2-2. LO 주파수 및 IF 주파수 84

그림 3-2-3. Cascade Noise Figure 모의 실험 결과 86

그림 3-2-4. Cascade Available Gain 모의 실험 결과 86

그림 3-2-5. Noise Block Contribution 모의 실험 결과 87

그림 3-2-6. LNA 회로도 88

그림 3-2-7. MIXER1 회로도 88

그림 3-2-8. MIXER2 회로도 89

그림 3-2-9. BPF+PGA 블록도 90

그림 3-2-10. ADC 블록 다이어그램 91

그림 3-2-11. Crystal Oscillator 회로도 92

그림 3-2-12. L1-band용 LNA의 S-parameter 모의 실험 92

그림 3-2-13. L2-band용 LNA의 S-parameter 모의 실험 93

그림 3-2-14. L1-band용 LNA의 P1dB 모의 실험 94

그림 3-2-15. L2-band용 LNA의 P1dB 모의 실험 94

그림 3-2-16. MIXER1의 Noise Figure 모의 실험 95

그림 3-2-17. MIXER1의 1dBcompression point 모의 실험 96

그림 3-2-18. MIXER2의 Noise Figure 모의 실험 96

그림 3-2-19. MIXER2의 1dB compression point 모의 실험 97

그림 3-2-20. BPF+PGA AC 모의 실험1 98

그림 3-2-21. BPF+PGA AC 모의 실험2 98

그림 3-2-22. ADC Transient 모의 실험 99

그림 3-2-23. Crystal Oscillator Transient 모의 실험 100

그림 3-3-1. GPS RF Chip 시험장치 구성 1 102

그림 3-3-2. GPS RF Chip 시험장치 구성 2 103

그림 3-3-3. GPS RF Chip Gain Control Range 106

그림 3-3-4. Gain control range 관련 예시도 106

그림 4-2-1. MEMS 자이로의 구조 117

그림 4-2-2. MEMS 자이로 구동 원리 121

그림 4-2-3. 자이로 댐핑 영향 분석 124

그림 4-2-4. 자이로 구조물 공진 주파수 해석 124

그림 4-2-5. 자이로 전기적 감도 해석 125

그림 4-2-6. 자이로 기계적 안정도 해석 126

그림 4-2-7. MEMS 가속도계의 구조 129

그림 4-2-8. MEMS 가속도계 구동 원리 135

그림 4-2-9. MEMS 가속도계 검출 전극 설계 137

그림 4-2-10. 가속도계 스프링 형상 및 공진주파수 해석 138

그림 4-2-11. 가속도계 전기적 감도 해석 139

그림 4-2-12. 가속도계 기계적 안정도 해석 140

그림 4-2-13. 가속도계 공진 모드 특성 분석 141

그림 4-2-14. 가속도계 내충격 특성 분석 141

그림 4-2-15. MEMS 구조물 제작 공정 흐름도 144

그림 4-2-16. 연속 식각 공정에서 Black Si 발생 비교 146

그림 4-2-17. 자이로 구조물 부양 공정 개선 전 147

그림 4-2-18. 자이로 구조물 부양 공정 개선 후 148

그림 4-2-19. MEMS 자이로 구조물 149

그림 4-2-20. 자이로 구조물 후면부 SEM 사진 151

그림 4-2-21. Dynamic analyzer를 이용한 자이로 모드 특성 분석 152

그림 4-2-22. 온도 에이징 시험 후의 자이로 공진 특성 153

그림 4-2-23. MEMS 가속도계 식각 공정 오류 결과 154

그림 4-2-24. MEMS 가속도계 식각 공정 결과 155

그림 4-2-25. 점착 현상이 발생한 MEMS 구조물 156

그림 4-2-26. 점착 현상이 해소된 MEMS 구조물 156

그림 4-2-27. 점착 방지용 요철 구조물 157

그림 4-2-28. MEMS 가속도계 구조물 158

그림 4-2-29. 가속도계 구조물 전면부 SEM 사진 160

그림 4-2-30. 가속도계 구조물 후면부 SEM 사진 161

그림 4-2-31. Dynamic analyzer를 이용한 모드 특성 분석회로 블록도 162

그림 4-2-32. 환경시험 장비 163

그림 4-2-33. 환경시험 조건 163

그림 4-2-34. MEMS 가속도계 구조물 패키지 165

그림 4-2-35. MEMS 자이로 구조물 패키지 165

그림 4-2-36. 통합 MEMS 구조물 패키지 166

그림 4-2-37. 통합 MEMS DR 구조물 167

그림 4-2-38. MEMS 자이로 신호처리회로 구성도 169

그림 4-2-39. 자이로 제어부 구성도 171

그림 4-2-40. 자이로 제어회로 시뮬레이션 결과 172

그림 4-2-41. 자이로 제어기 구성 전후의 잡음 성능 비교 173

그림 4-2-42. 강인 제어기와 모델 축소기법을 적용한 제어기의 주파수 영역 특성 비교 174

그림 4-2-43. 강인 제어기와 모델 축소기법을 적용한 제어기의 시간 영역 특성 비교 174

그림 4-2-44. 자이로 신호검출회로 Pspice 시뮬레이션 결과 176

그림 4-2-45. MEMS 자이로 신호처리 하이브리드 회로 177

그림 4-2-46. MEMS 자이로 동작 테스트 (각속도 기준신호와 센서 출력) 178

그림 4-2-47. MEMS 자이로 선형성 테스트 178

그림 4-2-48. MEMS 자이로 신호처리 ASIC 구성도 180

그림 4-2-49. MEMS 가속도계 신호처리회로 구성도 182

그림 4-2-50. 가속도계의 개루프 계단 입력 반응 (변위 및 검출 전압) 184

그림 4-2-51. 가속도계의 폐루프 계단 입력 반응 (변위 및 제어기 출력) 185

그림 4-2-52. 가속도계 입력과 캐리어에 변조된 출력 186

그림 4-2-53. 복조 신호 및 최종 출력 186

그림 4-2-54. MEMS 가속도계 샘플 및 신호치리 하이브리드 회로 187

그림 4-2-55. MEMS 가속도계 동작 테스트 188

그림 4-2-56. MEMS 가속도계 선형성 테스트 189

그림 4-2-57. MEMS 가속도계 대역폭 테스트 189

그림 4-2-58. MEMS 가속도계 신호처리 ASIC 구성도 191

그림 4-2-59. MEMS DR 양자화 ASIC 블록도 193

그림 4-2-60. 양자화 ASIC SPI 통신 규격 - 클럭 규격 194

그림 4-2-61. MEMS DR 신호처리 ASIC 195

그림 4-2-62. MEMS DR 양자화 ASIC 195

그림 4-3-1. MEMS DR 센서 모듈 196

그림 4-3-2. 통합 MEMS DR IMU 197

그림 4-3-3. 3축 rate table 198

그림 4-3-4. MEMS DR 데이터 로깅 프로그램 199

그림 4-3-5. MEMS 자이로 감도 시험 데이터 200

그림 4-3-6. MEMS 자이로 감도 및 비선형성 출력 데이터 200

그림 4-3-7. MEMS 자이로 타축 감도 시험 결과 201

그림 4-3-8. MEMS 자이로 바이어스 안정도 시험 결과 202

그림 4-3-9. MEMS 자이로 잡음 수준 시험 결과 203

그림 4-3-10. MEMS 자이로 정적 바이어스 204

그림 4-3-11. MEMS 자이로 온도에 따른 바이어스 변화율 204

그림 4-3-12. MEMS 가속도계 감도 시험 데이터 210

그림 4-3-13. MEMS 가속도계 감도 및 비선형성 출력 데이터 210

그림 4-3-14. MEMS 가속도계 타축 감도 시험 결과 211

그림 4-3-15. MEMS 가속도계 잡음 수준 시험 결과 212

그림 4-3-16. MEMS 가속도계 온도에 따른 바이어스 변화율 213

그림 4-3-17. MEMS 가속도계 정적 바이어스 214

그림 5-2-1. IMM 추정기 구조 228

그림 5-2-2. DR/GPS 통합 알고리즘 구성도 236

그림 5-2-3. DR 계산 흐름도 236

그림 5-2-4. DR/GPS용 다중 필터 융합 구성도 249

그림 5-3-1. 정적측위 성능 비교 253

그림 5-3-2. 동적측위 성능 비교 253

그림 5-3-3. 정적측위 시험환경 255

그림 5-3-4. 최소자승법의 수평 위치오차[정적측위] 255

그림 5-3-5. 최소자승법의 수직 위치오차[정적측위] 256

그림 5-3-6. IMM기반 GPS 항법필터의 수평 위치오차[정적측위] 256

그림 5-3-7. IMM기반 GPS 항법필터의 수직 위치오차 [정적측위] 257

그림 5-3-8. 동적측위 시험궤적 257

그림 5-3-9. 동적측위 시험환경 258

그림 5-3-10. 최소자승법의 수평 위치오차[동적측위] 258

그림 5-3-11. 최소자승법의 수직 위치오차[동적측위] 259

그림 5-3-12. IMM기반 GPS 항법필터의 수평 위치오차 [동적측위] 259

그림 5-3-13. IMM기반 GPS 항법필터의 수직 위치오차 [동적측위] 260

그림 5-3-14. 수평 위치오차 261

그림 5-3-15. 가시위성 수 및 HDOP 261

그림 5-3-16. 시험궤적 263

그림 5-3-17. GPS 측정치 263

그림 5-3-18. IMU 출력 264

그림 5-3-19. DR/GPS 결과 265

그림 5-3-20. DR/GPS & DR Only 결과 265

그림 5-3-21. 센서 오차 추정 결과 266

그림 5-3-22. 차량 시험 결과 268

그림 5-3-23. 시험궤적 268

그림 5-3-24. DR/GPS 시험 결과 (위치) 269

그림 5-3-25. DR/GPS 시험 결과 (방위각) 269

그림 5-3-26. DR/GPS 시험 결과 (속도) 270

그림 5-3-27. DR Only 시험 결과 271

그림 5-3-28. DR Only 시험 결과 1 (60 sec) 272

그림 5-3-29. 정상적인 경우 시험 결과 273

그림 5-3-30. 모델링 오차가 있는 경우 시험 결과 274

그림 6-1-1. 통합측위 단말의 구성 275

그림 6-1-2. 이중주파수 GPS 수신기의 구조 276

그림 6-1-3. MEMS DR의 구조 277

그림 6-1-4. 통합측위 단말의 전기적 인터페이스 278

그림 6-1-5. 통합측위단말의 시험을 위한 기준국 장치 구성 279

그림 6-1-6. 통합측위단말의 시험을 위한 사용자 장치 구성 280

그림 6-1-7. 통합측위단말의 1PPS 시험장치 구성 280

그림 6-1-8. 통합측위단말의 기타 시험장치 구성 281

그림 6-1-9. 네비게이션 연동 플랫폼의 전체 구성도 288

그림 6-1-10. 네비게이션 연동 플랫폼의 PCB 부품 배치도 289

그림 6-1-11. Atlas Manager Utility와 PC와의 연결 화면 290

그림 6-1-12. Atlas Manager Utility를 이용한 부트 로더 업그레이드 291

그림 6-1-13. 통합단말이 장착된 네비게이션 연동 플랫폼 292

그림 6-1-14. 고속도로 주행시험 결과 (경상남도 양산시 1번 고속도로) 293

그림 6-1-15. 고속도로 주행시험 결과 (울산광역시 울주군 1번 고속도로) 293

그림 6-1-16. 도심지역 주행시험 결과 (부산광역시 해운대구) 294

그림 6-1-17. 도심지역 주행시험 결과 (경기도 안양시) 294

그림 6-1-18. 터널구간 주행시험 결과 (부산광역시 남구) 295

그림 6-1-19. 다리위 주행시험 결과 (강동대교 부근) 295

그림 6-1-20. 산악지역의 강변 주행시험 결과 (강원도 춘천시 북한강변 부근) 296

그림 6-1-21. 산악지역 주행시험 결과 (강원도 원주시 치악산 국립공원 부근) 296

그림 6-1-22. 산악지역 터널 주행시험 결과 (강원도 원주시 치악산 국립공원 터널 부근) 297

그림 6-1-23. 터널 주행시험 결과 (대전광역시 유성구 신성동 대덕터널 부근) 298

그림 6-1-24. 도심 주행시험 결과 (대전광역시 서구 둔산동 부근) 298

그림 6-2-1. 측위용 GPS SIP의 내부 구성 300

그림 6-2-2. 제작된 측위용 GPS SIP 300

그림 6-2-3. 통합측위용 GPS/DR SIP의 내부 구성 302

그림 6-2-4. 시험보드에 장착된 GPS/DR SIP 304

그림 6-2-5. 자이로 감도 시험결과 305

그림 6-2-6. MEMS 자이로 안정도 측정결과 306

그림 6-2-7. 가속도계 출력 감도 시험결과 307

그림 6-2-8. MEMS 가속도계 안정도 측정결과 307

그림 6-2-9. GPS/DR SIP RF 전원 측정 결과 308

그림 6-2-10. PGA gain이 20인 경우 IF 신호 309

그림 6-2-11. PGA gain이 20인 경우 IF 신호 309

그림 6-2-12. GPS/DR SIP 시험 결과 310

그림 6-3-1. SoC Floor plan 313

그림 6-3-2. RF + Isolation layout 314

그림 6-3-3. GPS L1/L2C RF/BB SoC 블록도 314

그림 6-3-4. GPS L1/L2C RF/BB SoC P&R 316

그림 6-3-5. GPS L1/L2C RF/BB SoC(QFP) 317

그림 6-3-6. GPS L1/L2C RF/BB SoC(QFP) 317

그림 6-3-7. GPS L1/L2C RF/BB SoC(BGA) 317

그림 6-3-8. GPS L1/L2C RF/BB SoC(BGA) 317

그림 6-3-9. CPS L1/L2C RF/BB SoC 시험용 하드웨어 플랫폼 블록도 318

그림 6-3-10. GPS L1/L2C RF/BB SoC 시험용 하드웨어 플랫폼 결과물 318

그림 6-3-11. L1 CA Code 사용한 상관 결과 321

그림 6-3-12. L1 CA Code 사용시 Code Phase 값 322

그림 6-3-13. L2 CM Code를 사용한 상관 결과 323

그림 6-3-14. L2 CM Code를 사용시 Code Phase 값 323

그림 6-3-15. L2 CL 코드 사용시 상관 결과 324

그림 6-3-16. L2 CL 코드 사용시 Code Phase 값 324

그림 6-3-17. L2 CS 코드 사용시 상관 결과 325

그림 6-3-18. L2 CS 코드 사용시 Code Phase 값 325