생몰정보
소속
직위
직업
활동분야
주기
서지
국회도서관 서비스 이용에 대한 안내를 해드립니다.
검색결과 (전체 1건)
원문 있는 자료 (1) 열기
원문 아이콘이 없는 경우 국회도서관 방문 시 책자로 이용 가능
목차보기더보기
표제지
제출문
요약문
SUMMARY
CONTENTS
목차
제1장 서론 21
제1절 DVB-S2 Service의 개요 21
제2절 DVB-S2 RFIC개발의 필요성 25
제3절 본 과제의 개발 목표 29
제4절 과제 수행 방법 32
제5절 본 보고서의 내용 34
제2장 연구 개발 내용 및 범위 35
제1절 본 과제의 개발 내용 35
제2절 위성 DTV DVB-S2 튜너 IC개발 39
제3절 RF SIP기술을 이용한 DVB-S2 SiP개발 43
제3장 위성 DTV DVB-S2 원칩 IC설계 46
제1절 위성 DTV 시스템 46
제2절 위성 DTV DVB-S2 IC 시스템 설계 47
1. 직접 변환 DBS 수신기 구조 48
2. DBS Tuner 시스템 설계 50
제3절 위성 DTV DVB-S2 Tuner IC 블록 설계 53
1. RF Front End 설계 53
2. Channel Select Filter (CSF) 61
3. Baseband PGA 70
4. Automatic Gain Control 75
5. 광대역 저 잡음 VCO 78
6. Delta Sigma Fraction-N PLL 87
7. On-chip regulator의 설계 103
8. DVB-S2튜너 Simulation 성능 요약 및 IC의 Layout 105
제4장 위성방송 수신용 Tuner의 LNA/RF VGA개발 위탁과제. 108
제1절 위탁과제 요약문 108
제2절. 서론 115
제3절. TSMC 0.18um Mixed Signal 1P6M RF Process 116
제4절. 1st chip 광대역 LNA 및 RF VGA 설계 117
1. 광대역 LNA 설계 117
2. 광대역 RF VGA 설계 122
3. DVB-S2 RF tuner 용 광대역 LNA/RF VGA 설계 125
4. 제작 및 측정 134
5. 1st chip 문제점 및 개선책 138
6. 1st chip 결론 142
제5절. 2nd Chip 광대역 LNA 및 S2D Convertor 설계 143
1. Inductor 없는 광대역 LNA 설계 144
2. Single to Differential Convertor 설계 148
3. DVB-S2 tuner용 광대역 LNA/S2D 설계 153
제6절. 2nd chip의 제작 및 측정 158
제7절. 2nd chip의 결론 165
제8절. 3rd Chip 광대역 LNA revision 166
1. Inductor 없는 광대역 LNA 설계 166
2. LNA Core 설계 167
제9절. DVB-S2 tuner용 광대역 LNA 설계 170
제10절 3차 시제품 Chip의 결론 175
제5장 위성 DTV 튜너 SIP(System in Package)제작 177
제1절 위성 DTV DVB-S2 튜너 SIP설계 177
제2절 SIP패키지 디자인 182
제3절 SIP Package 조립 191
제4절 SIP 패키지 신뢰성 평가 194
제6장 DVB-S2 튜너 원칩 및 SIP제작 및 측정결과 196
제1절 1차년도 위성 DTV DVB-S2 튜너 IC 제작 및 측정결과 201
제2절 위성 DTV DVB-S2 튜너 IC 2차 시제품 제작 및 측정결과 209
제3/2절 위성 DTV DVB-S2 튜너 SIP 측정결과 216
제4/3절 시스템 성능 측정 218
제7장 결론 223
표 1.1. 본 과제의 평가항목. 30
표 1.2. 본 과제의 평가방법. 31
표 3.1. 위성 디지털 TV 시스템 파라미터 51
표 3.2. LNB 블록 사양 분석 51
표 3.3. 블록 사양 설계 결과 52
표 3.4. RFVGA의 설계 결과 요약 55
표 3.5. 채널선택필터의 simulation결과 요약 68
표 3.6. Baseband PGA simulation결과 요약 75
표 3.7. VCO Simulation결과 요약 87
표 3.8. DVB-S2튜너 simulation 요약 105
표 4.1/1. Specification of LNA/RF VGA for DVB-S2 RF tuner 112
표 4.2. DVB-S2 RF tuner 용 LNA/RF VGA 의 선형적 특성 결과 133
표 4.3. DVB-S2 RF tuner 용 LNA/RFVGA simulation 결과 134
표 4.4. DVB-S2 RF tuner 용 LNA/RFVGA의 측정 결과 139
표 4.5. DVB-S2 RF tuner 용 LNA 측정결과 140
표 4.6. DVB-S2 RF tuner 용 RFVGA의 측정 결과 141
표 4.7. DVB-S2 RF Tuner 용 S2D Convertor simulation 결과 152
표 4.8. DVB-S2 RF tuner 용 LNA simulation 결과 158
표 4.9. DVB-S2 RF tuner 용 LNA measurement 결과 164
표 5.1. SIP 패키지 기판 설계 사양 183
표 5.2. SIP 패키지 원자재 사양 184
표 5.3/5.4. SIP 패키지 자삽 소자 리스트 190
표 5.4. DVB-S2 튜너 SIP 신뢰성 테스트 항목 및 조건 195
표 6.1. 1차년도 DVB-S2 튜너 IC의 측정 결과 요인 204
표 6.2. 2차 위성 DTV DVB-S2튜너 IC 2차 시제품 측정결과 요약 209
표 6.3. 위성 DTV DVB-S2 튜너 SIP측정 결과 요약 216
표 6.4. DVB-S2 튜너 IC, SIP의 C/N측정 결과 221
표 6.5. DVB-S2 튜너 IC, SIP 결과 요약 222
표 7.1. 최종 과제 결과물 224
표 7.2. 과제 목표 평가 226
그림 1.1. 이동성과 품질에 따른 디지털 TV방송 서비스의 분류. 22
그림 1.2. 위성 DTV서비스 시스템 개요도. 25
그림 1.3. 본 과제의 수행도 33
그림 1.4. DVB-S2 튜너 SIP 사용한 수신기 블록도와 원칩화 개념도 36
그림 1.5. DVB-S2 SIP 블럭도 37
그림 1.6. QPSK변조방식과 8PSK변조방식의 Constellation 39
그림 1.7. DVB-S2용 VCO블럭도 41
그림 1.8. DVB-S 위성 디지털 TV수신단 구현 예 44
그림 3.1. 위성 DTV 서비스 시스템 개요도. 47
그림 3.2/3.14. DVB-S2 직접 변환 (Zero-IF) 수신기의 블록도 49
그림 3.3. RF VGA와 Mixer 회로도 54
그림 3.4. RF LNA High-High Gain 설정시 AGC전압에 따른 RF Front-end gain과 Gain Flatness 56
그림 3.5. RF LNA High-Mid Gain 설정시 AGC전압에 따른 RF Front-end gain과 Gain Flatness 57
그림 3.6. RF LNA High-Low Gain 설정시 AGC전압에 따른 RF Front-end gain과 Gain Flatness 58
그림 3.7. RF VGA와 Mixer의 전체 Simulation결과 59
그림 3.8. RF LNA, RF VGA의 layout 60
그림 3.9. Mixer의 layout 60
그림 3.10. gm cell 개념도 62
그림 3.11. gm cell 회로도 63
그림 3.12. Chebyshev II type의 5차 gm-C filter block도 63
그림 3.13. automatic gm-tuning 회로 block도 64
그림 3.14. automatic gm-tuning 회로의 timing 도 65
그림 3.15. Filter의 주파수 특성과 group delay 특성의 simulation 결과 66
그림 3.16. Automatic gm-tuning회로의 simulation결과 67
그림 3.17. 채널 선택 필터의 layout 69
그림 3.18. Baseband PGA 회로도 70
그림 3.19. PGA gain에 따른 AC Simulation결과 71
그림 3.20. PGA 최대 Gain에서의 Noise figure simulation결과 72
그림 3.21. Baseband PGA IMD3 simulation결과 73
그림 3.22. Baseband PGA OV1dB Simulation 결과 74
그림 3.23. AGC동작 개념도 77
그림 3.24. VCO 블럭도 78
그림 3.25. VCO Core 회로도 79
그림 3.26. VCO PTAT Bias 회로도 80
그림 3.27. 본 연구에서 사용한 인덕터 layout 81
그림 3.28. Low band 인덕터의 HFSS simulation결과 82
그림 3.29. High band 인덕터의 HFSS simulation결과 82
그림 3.30. 광대역 저 잡음 VCO의 전체 회로도 83
그림 3.31. 전체 VCO의 동작 확인 simulation 84
그림 3.32. VCO Phase Noise Simulation결과 85
그림 3.33. VCO layout 86
그림 3.34. Sigma-Delta Fractional-N PLL 의 일반적인 블록도 89
그림 3.35. On-chip VCO의 위상잡음 특성 90
그림 3.36. 본 연구의 Sigma-Delta Fractional-N PLL의 블록도... 91
그림 3.37. 3차 MASH방식 Sigma-Delta Modulator의 블록도 93
그림 3.38. 3차 MASH방식 Sigma-Delta Modulator의 양자화 잡음과 위상잡음 94
그림 3.39. Programmable Charge pump의 회로도와 Simulation결과 96
그림 3.40. Feedback Programmable counter 97
그림 3.41. TSPC D-Flip Flop 98
그림 3.42. 16/17 Prescaler의 회로도 99
그림 3.43. Preamp/Prescaler simulation결과 99
그림 3.44. Verilog model을 이용한 PLL simulation결과 101
그림 3.45. PLL layout 102
그림 3.46. On chip regulator의 회로도 103
그림 3.47. Regulator의 잡음 simulation결과 104
그림 3.48. Regulator layout 104
그림 3.49. DVB-S2 튜너 IC Full-chip layout 107
그림 4.1/4.74. Cascode LNA 구조 110
그림 4.2/4.75. 위성방송 수신용 LNA Topology 110
그림 4.3/4.76. 위성방송 수신용 RF VGA Topology 111
그림 4.4/4.5. Technology platforms 116
그림 4.5/4.6. Tow Stage Amplifier Model 117
그림 4.6/4.7. 광대역 LNA 설계 Topology 119
그림 4.7/4.8. 2-bits Multi-bands pass filter 120
그림 4.8/4.9. 병렬 저항을 이용한 2-bits Multi-bands pass filter 121
그림 4.9/4.10. 2-bits MOS switching filter 121
그림 4.10/4.11. 큰 이득의 동적 영역을 갖는 VGA 123
그림 4.11/4.12. 광대역 RF VGA circuit 124
그림 4.12/4.13. RF VGA AC gain과 NF 124
그림 4.13/14. 전압 조절에 따른 AC gain 곡선 125
그림 4.14/4.15. 개발된 DVB-S2 RF tuner용 광 대역 LNA/RF VGA 126
그림 4.15/4.16. MOS 스위칭을 연결한 15dB 감쇄기 127
그림 4.16/4.17. 광 대역 LNA의 블록 회로도 128
그림 4.17/4.18. 15dB 감쇄기와 광 대역 LNA 설계 회로도 129
그림 4.18/4.19. 제작된 광 대역 RF VGA의 블록 회로도 129
그림 4.19/4.20. 제작된 광 대역 RF VGA의 회로도 130
그림 4.20/4.21. 제공된 전원 모델 131
그림 4.21/4.22. 주파수 대역에 따른 전압이득 곡선 132
그림 4.22/4.23. 저주파 대역 감쇄기 동작특성과 고주파 대역 감쇄기 특성 132
그림 4.23/4.24. DVB-S2 RF tuner 용 LNA/RF VGA의 Top 레이아웃 135
그림 4.24/4.25. 1차 MPW 칩 136
그림 4.25/4.26. 측정용 PCB Board 136
그림 4.26/4.27. DVB-S2 RF tuner 용 LNA/RF VGA 1차 칩 측정환경 137
그림 4.27/4.28. LNA/RF VGA 1차 칩 Band Selection 138
그림 4.28/4.29. 광대역 LNA 구조 145
그림 4.29/4.30. 12, 24 dB attenuator의 구조 145
그림 4.30/4.31. Inductorless LNA using positive feedback 146
그림 4.31/4.32. 3, 6, 9dB Attenuator 147
그림 4.32/4.33. Single to Differential Convertor Circuit 149
그림 4.33/4.34. S2D Convertor의 S11과 NF 150
그림 4.34/4.35. S2D Convertor의 Phase Mismatch 150
그림 4.35/4.36. S2D Convertor의 Amplitude Mismatch 151
그림 4.36/4.37. S2D Convertor의 IP2와 IP3 151
그림 4.37/4.38. DVB- s 2 RFIC용 S2D layout 152
그림 4.38/4.39. 2nd chip DVB-S2 튜너 IC구성도 153
그림 4.39/4.40. 2차 칩의 블록 다이어그램 153
그림 4.40/4.41. LDO의 블록 다이어그램 154
그림 4.41/4.42. 광대역 LNA 블록회로도 155
그림 4.42/4.43. LNA bias 블록의 회로도 156
그림 4.43/4.44. LNA block의 구성 156
그림 4.44/4.45. S2D block의 구성 157
그림 4.45/4.46. LNA and S2D of ADMTV600 full chip 159
그림 4.46/4.47. Test chip for LNA measurement 160
그림 4.47/4.48. 시뮬레이션과 측정의 S11의 비교 161
그림 4.48/4.49. DVB-S2 용 RF tuner의 LNA의 measurement환경 161
그림 4.49/4.50. S11과 S22의 시뮬레이션 값과 측정값의 비교 162
그림 4.50/4.51. dB attenuator의 동작 유무 test 163
그림 4.51/4.52. S21과 NF의 시뮬레이션 값과 측정값의 비교 163
그림 4.52/4.53. 3, 6, 9 dB attenuator의 동작 유무 164
그림 4.53/4.54. Inductorless LNA using positive feedback 167
그림 4.54/4.55. 수정된 12, 24dB Attenuator 168
그림 4.55/4.56. Inductorless LNA using positive feedback 169
그림 4.56/4.57. 3, 6, 9 dB Attenuator 169
그림 4.57/4.58. 수정된 DVB-S2 tuner용 LNA Top 170
그림 4.58/4.59. 수정된 12, 24 dB Attenuator의 Schematic 171
그림 4.59/4.60. 수정된 LNA Core의 Schematic 171
그림 4.60/4.61. 수정된 LNA의 S11, NF, S21 (Through Mode) 172
그림 4.61/4.62. 각 감쇄모드에서의 이득 곡선 172
그림 4.62/4.63. 12, 24dB 감쇄모드에서 ±3dB Tuning 173
그림 4.63/4.64. DVB-S2 RF tuner용 광 대역 LNA Layout 174
그림 5.1. DVB-S2 튜너 SIP회로도 178
그림 5.2. DVB-S2 튜너 SIP LNA회로도 178
그림 5.3/5.4. EM/Circuits Co-simulation개념도. 179
그림 5.4/5.5. EM/Circuits simulation 결과 180
그림 5.5/5.6. LNA평가보드 S-parameter 측정 결과 181
그림 5.6. LNA평가보드 잡음지수 측정 결과 182
그림 5.7. DVB-S2 튜너 SIP 회로도 184
그림 5.8. LNA 다이 Diagram 185
그림 5.9. DVB-S2 튜너 IC 다이 (크기 : 2.5x2.5mm²) 186
그림 5.10. SIP 패키지 외관 치수 도면 187
그림 5.11. SIP 패키지 핀맵 (Bottom view) 187
그림 5.12. SIP 패키지 레이아웃 디자인 188
그림 5.13. SIP 패키지 본딩 다이아그램 189
그림 5.14. SIP 조립 공정 흐름도 191
그림 5.15. 자삽 및 다이 본딩 후 SIP 패키지 모양 192
그림 5.16. LNA 다이의 와이어본딩 모양 193
그림 5.17. DVB-S2 Tuner 다이의 와이어 본딩 모양 193
그림 5.18/5.19. 신뢰성 테스트 흐름도 194
그림 6.1. 제작된 듀얼 모드 DMB 튜너 SIP 칩 사진 196
그림 6.2. 제작된 듀얼 모드 DMB 튜너 SIP 칩 사진 196
그림 6.3. 평가보드 197
그림 6.4. 측정 환경 사진 199
그림 6.5. 튜너 테스트 환경 Diagram 200
그림 6.6. 1차년도에 제작된 DVB-S2튜너 IC사진 201
그림 6.7. 1차년도에 제작된 DVB-S2튜너 IC의 die사진 202
그림 6.8. DVB-S2 튜너 IC Application Schematic 203
그림 6.9. 1차 시제품 잡음 지수 측정 결과 204
그림 6.10. 1차시제품의 Gain 및 Gain dynamic range측정 결과 205
그림 6.11. 1차시제품의 CVO 위상 잡음 측정 결과... 206
그림 6.12. 1차 시제품 IIP2측정 결과 207
그림 6.13/6.12. 1차 시제품 IIP3측정 결과 208
그림 6.14/6.13. RF LNA Gain설정에 따른 Full Path Gain측정 결과 210
그림 6.15/6.14. 2차 시제품 VCO 위상잡음 Plot 211
그림 6.16/6.15. 2차시제품 적분위상잡음 측정 결과 212
그림 6.17/6.15. LPF Cut-off Frequency 측정 결과 213
그림 6.18/6.16. LPF의 주파수 응답특성과 Group Delay 측정 결과 214
그림 6.19/6.17. DVB-S2 튜너 IC 2차시제품 IIP2측정 결과 215
그림 6.20/6.18. DVB-S2 튜너 IC 2차시제품 IIP3측정 결과 215
그림 6.21/6.19. 위성 DTV DVB-S2 튜너 SIP LTA 측정 결과 217
그림 6.22/6.20. SIP Full Path Gain측정 결과. 218
그림 6.23/6.21. DVB-S2 시스템 성능 측정 환경 219
그림 6.24/6.22. 위성 DTV DVB-S2 감도 측정 결과 220
그림 6.25/6.23. DVB-S2 튜너 IC, SIP의 C/N측정 결과 221
원문구축 및 2018년 이후 자료는 524호에서 직접 열람하십시요.
도서위치안내: / 서가번호:
우편복사 목록담기를 완료하였습니다.
* 표시는 필수사항 입니다.
* 주의: 국회도서관 이용자 모두에게 공유서재로 서비스 됩니다.
저장 되었습니다.
로그인을 하시려면 아이디와 비밀번호를 입력해주세요. 모바일 간편 열람증으로 입실한 경우 회원가입을 해야합니다.
공용 PC이므로 한번 더 로그인 해 주시기 바랍니다.
아이디 또는 비밀번호를 확인해주세요
