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요약문

SUMMARY

Contents

목차

1장. 기술개발과제의 개요 17

1절 기술개발의 목적 및 필요성 17

1. 산업적 측면 17

2. 기술적 측면 18

3. 산업 발전 추세 19

2장. 국내외 기술개발 현황 21

1절 일본의 ASD 연구 개발 인프라 21

2절 대만의 ASD 연구 개발 인프라 21

3절 ASD 최근 연구 21

1. 한양대 22

2. Sharp 24

3. Toshiba Matsushita Display 25

3장. 기술 개발 수행 내용 및 결과 26

1절 다기능, 고성능 ASD의 구현을 위한 LTPS TFT를 이용한 구동회로 기술 개발 26

1. Full 8-bit digital source driver 설계 26

가. 쉬프트 레지스터 26

나. 샘플링 래치 29

다. 홀딩 래치 31

라. 레벨 쉬프터. 31

(1) 고속으로 동작하는 레벨 쉬프터 31

(2) 저소비전력 레벨 쉬프터 35

(3) 레벨 쉬프팅 기능을 가진 흘딩 래치 38

(4) Positive feedback type의 레벨 쉬프터 42

마. DAC 45

(1) 6 bit folded 디코더 타입 DAC 설계 45

(2) 채널 내에 저항을 내장한 새로운 형태의 8-bit DAC 49

(3) R-R type DAC 55

바. Analog buffer 설계 57

(1) Common source type의 새로운 아날로그 버퍼 57

(2) 2-stage analog buffer 설계 60

2. Scan driver설계 65

2절 DC-DC converter 설계 70

1. 스캔 드라이버용 DC-DC converter 설계 70

가. 저 전력 DC-DC converter 70

나.P-only DC-DC converter 설계 73

2. 데이터 드라이버용 DC-DC converter 설계 77

3절 패널 데모 결과 80

1. 패널의 광학적 특성 결과 80

2. 제작한 패널 이미지와 동영상 측정 81

4절 Smart sensor 화소 및 readout 회로 기술 개발 83

1. AMLCD용 smart sensor 화소 회로 설계 83

2. AMOLED용 smart sensor 화소 회로 설계 89

3. 주변광 감지 회로 94

5절 System interface 와 Timing controller 설계 98

1. System interface가 저 전력 낮은 EMI특성, 고속 동작을 하기 위한 방법 연구 98

2. System inteface의 전송 속도를 높이기 위한 연구 110

3. qVGA급 system interface를 위한 analog PLL의 설계 116

4. Line memory를 사용하지 않는 system interface에 대한 연구 (1차년도) 126

5. Line memory를 사용하지 않는 system interface용 timing controller의 연구 130

6. VGA급 8-bit grayscale 패널을 위한 system interface 및 timing controller의 구성 및 공정상의 mismatch에 영향을 덜 받는 line memory 설계 134

7. VGA급 8-bit grayscale 패널을 위한 system interface와 timing controller의 구성 및 clock generation을 위한 ADPLL 설계 (3차년도) 147

6절 Fault tolerant, testable graphic coprocessor, controller 설계 방안 연구 164

1. Graphic Coprocessor 설계 방안 164

2. Image Scaler 설계 방안 연구 170

3. SoP Memory 및 Fault Tolerance / Image Memory Compression 174

7절 Digital 회로 IP library 구축 180

1. 전류 모드 논리(Current Mode Logic) 회로 180

가. 전류 모드 논리 인버터/버퍼(CML Inverter/buffer) 180

나. 최적화된 CML을 이용한 ASD Logic Block 185

다. 시뮬레이션 결과 189

라. 측정 결과 205

2. 저전력 Logic설계에 대한 연구 207

3. 고품질 Current Source/Mirror 설계에 대한 연구 212

4. 고성능 Current Mode ADC 설계 218

5. CML 다치 논리 곱셈기 설계 234

6. DLL 설계 245

7. P-Only Logic Gate의 설계 252

8. 8-bit ALU(Arithmetic Logic Unit)의 설계 259

9. Non-inverting Clock generator의 설계 271

10. 1:2 DeMultiplxer 설계 272

11. Double-Edge Triggered(DET) flip-flop 설계 274

12. Phase Detector(PD)의 설계 279

13. Time-to-Digital Converter(TDC)의 설계 282

14. Digitally Controlled oscillator(DCO)의 설계 284

8절 Short channel TFT의 spice 모델 및 parameter 추출 tool 개발 288

1. DC 모델링 288

가. 측정 결과 288

나. 기존 모델 289

다. 킹크 효과(Kink effect)의 모델링 290

2. AC 모델링 294

가. TFT의 커패시턴스 294

나. 모델의 수식 (Model Formutation) 및 fitting 한 모델 296

다. 비교 및 검증 296

4장. 목표 달성도 및 관련 분야에의 기여도 298

1절 제2단계 최종 기술 목표와 달성도 298

2절 관련 분야 기여도 301

5장. 기술개발결과의 활용계획 303

6장. 참고문헌 305

표 3.1.1. 모의 실험 조건 및 평균 소비 전력 33

표 3.1.2. 최대 동작 주파수와 이에 따른 평균 소비 전력 34

표 3.1.3. 모의 실험 조건 및 평균 소비 전력 44

표 3.1.4. 코너 조건에서의 동작 안정성 비교 44

표 3.1.5. 가능한 output voltage range 비교 45

표 3.1.6. TFT의 온 저항을 이용하여 재구성된 DAC 52

표 3.1.7. 제안된 DAC의 모의실험 조건 53

표 3.1.8. 제안된 DAC의 소비전력 53

표 3.1.9. Simulation condition 63

표 3.1.10. Simulation results 64

표 3.1.11. scan 드라이버의 시뮬레이션 조건. 67

표 3.1.12. 소자의 문턱전압 및 전자이동도 67

표 3.2.1. 기존 구조와 제안한 구조의 비교 71

표 3.4.1. 제작된 AMLCD 화소 회로의 설계 조건. 87

표 3.4.2. 제작된 AMLCD 화소 회로의 측정 조건. 87

표 3.5.1. Successive Approximation 결과 109

표 3.5.2. 제안하는 DLVDS 입출력 신호 113

표 3.5.3. mini-LVDS transmitter 전기적인 specification 160

표 3.6.1. v_pos_ int 신호에 따른 Line Buffer 운용 173

표 3.7.1. 차동입력모드 CML 인버터/버퍼의 로직 스윙에 따른 성능 비교 190

표 3.7.2. 최적 설계된 CML 인버터 버퍼의 성능 분석 192

표 3.7.3. 최적화 설계된 전류모드 로직 게이트의 성능 측정 201

표 3.7.4. CML 쉬프트 레지스터의 성능 분석 202

표 3.7.5. 테스트 페널의 성능 비교 207

표 3.7.6. CSL 링 오실레이터의 파워와 딜레이 208

표 3.7.7. CMOS 링 오실레이터의 파워와 딜레이 208

표 3.7.8. 스테이지수에 따른 Shift Resister의 파워소모 212

표 3.7.9. 8bit ALU 연산 명령어 표 260

표 3.7.10. 조건 합 회로의 논리 표 267

표 4.1.1. 구동회로 기술 개발 및 DC-DC 전압 변화기의 기술 개발 목표와 추진 실적 298

표 4.1.2. smart sensor 화소와 readout 회로 기술 개발 목표와 추진 실적 298

표 4.1.3. system interface 와 timing controller 및 주변 회로 기술 개발 목표와 추진 실적 299

표 4.1.4. image scaler의 기술 개발 목표와 추진 실적 300

표 4.1.5. SPICE 모델 기술 개발 목표와 추진 실적 300

그림 2.1.1. ASD의 발전과정. 22

그림 2.1.2. 2.2inch -LCD패널 전체 블록도 23

그림 2.1.3. LCD 패널 시연 화면 23

그림 2.1.4. Ambient light sensor 24

그림 2.1.5. System display panel 사진 24

그림 2.1.6. Ambient light sensor system 25

그림 2.1.7. 화면 표시 시연 25

그림 3.1.1. 쉬프트 레지스터의 회로도. 27

그림 3.1.2. DA_DIR 신호에 따른 쉬프트레지터의 출력파형(a)TT, (b)FF, (c)FS, (d)SF 와(e)SS 조건. 28

그림 3.1.3. 쉬프트 레지스터의 측정결과 파형. 28

그림 3.1.4. 샘플링 래치의 회로도. 29

그림 3.1.5. 디지털 블럭 시뮬레이션 결과. 30

그림 3.1.6. 샘플링/홀딩 래치의 회로도. 30

그림 3.1.7. 기존의 래치 형태의 레벨 쉬프터. 31

그림 3.1.8. 새롭게 재안된 레벨 쉬프터 (a)type A, (b)type B,(c)type C와 (d)type D. 32

그림 3.1.9. 제안된 레벨 쉬프터의 측정된 최대 동장 주파수 파형 (a)type A (15MHz), (b)type B (12MHz), (c)type C (6MHz)와 (d)type D(6MHz). 34

그림 3.1.10. 5MHz 동작 주파수에서의 기존구조와(기존구조 와) 제안된 레벨 쉬프터의 모의실험 결과. 35

그림 3.1.11. 새롭게 제안된 레벨 쉬프터 :... 36

그림 3.1.12. 모의실험 결과:... 36

그림 3.1.13. 10MHz 입력에서 제안한 회로와 기존의 레벨 쉬프터들의 모의실험 결과 파형과 각 파형의 회로도 37

그림 3.1.14. D-latch 홀딩 래치와 cross_coupled 레벨 쉬프터로 구성된 기존의 데이터 드라이버. 38

그림 3.1.15. 제안된 레벨 쉬프터 기능을 가진 홀딩 래치의 회로도. 39

그림 3.1.16. 제안된 회로의 시뮬레이션 결과 파형. 41

그림 3.1.17. 제안된 구조에서의 동작원리 (a)type A (15MHz)와 (b)type B (12MHz). 40

그림 3.1.18. Microscope 이미지 (a)기존구조, (b)제안된 구조와 (c)Active_to_metal 캐패시터를 이용한 제안된 구조. 41

그림 3.1.19. 제안한 구조에 대한 측정 파형. 42

그림 3.1.20. 소스드라이버 block diagram 43

그림 3.1.21/3.1.22. 새롭게 제안된 레벨 쉬프터 43

그림 3.1.22/3.1.23. 새롭게 제안된 레벨 쉬프터 모의실험 결과:... 45

그림 3.1.23/3.1.24. 6-bit 3채널 샘플링/홀딩 래치와 로컬 버퍼의 레이아웃. 46

그림 3.1.24/3.1.25. 6-bit folded-decoder type DAC. 47

그림 3.1.25/3.1.26. 6-bit folded-decoder type DAC의 입력 데이터에 대한 INL Profile. 48

그림 3.1.26/3.1.27. 6-bit folded-decoder type DAC의 입력 데이터에 대한 DNL Profile 48

그림 3.1.27/3.1.28. 6-bit folded-decoder type DAC의 레이아웃. 49

그림 3.1.28/3.1.29. 채널에 저항을 내장한 새로운 형태의 DAC:... 50

그림 3.1.29/3.1.30. 제안된 DAC의 동작원리:... 51

그림 3.1.30/3.1.31. TFT의 온 저항을 이용하여 재구성된 DAC 52

그림 3.1.31/3.1.32. 스위치 신호 생성부:... 54

그림 3.1.32/3.1.33. 제안된 DAC의 모의실험 파형:... 54

그림 3.1.33/3.1.34. 제안된 DAC의 블록 다이어그램. 55

그림 3.1.34/3.1.35. 아날로그 버퍼의 회로도. 56

그림 3.1.35/3.1.36. 제안된 구조의 시뮬레이션 (a)INL 와 (b)DNL. 57

그림 3.1.36/3.1.37. 제안한 구조의 9채널 마이크로포토그래프. 57

그림 3.1.37/3.1.38. 새롭게 제안된 common source type의 아날로그 버퍼:... 58

그림 3.1.38/3.1.39. 제안된 버퍼의 성능 평가를 위한 기존의 아날로그 버퍼 구조와 모의실험 결과:... 59

그림 3.1.39/3.1.40. 제안된 버퍼의 모의실험 결과:... 59

그림 3.1.40/3.1.41. LTPS TFT를 이용한 analog buffer (a)source-follower type와 (b)common-source type. 60

그림 3.1.41/3.1.42. 제안한 two-stage analog buffer. 61

그림 3.1.42/3.1.43. 제안된 two-stage analog buffer에 사용된 control signal timing diagram. 62

그림 3.1.43/3.1.44. auto-zeroing 방식의 offset cancellation method. 63

그림 3.1.44/3.1.45. 제안된 two-stage analog buffer의 sumulation wavefrom... 64

그림 3.1.45/3.1.46. 제안된 two-stage analog buffer의 측정결과. 65

그림 3.1.46/3.1.47. 개발된 scan 드라이버 (a)scan 드라이버 블록도, (b)입출력 핀설명과 (c) scan 드라이버 회로도. 66

그림 3.1.47/3.1.48. 개발된 scan 드라이버 (a)시뮬레이션 회로도, (b)normal 시뮬레이션과 (c)Non-overlap 시뮬레이션 결과. 68

그림 3.1.48/3.1.49. 제안한 scan 드라이버의 한 채널 레이아웃. 69

그림 3.1.49/3.1.50. scan 드라이버 측정파형. 69

그림 3.2.1. (a)기존 타입의 DC-DC converter와 (b)제안한 DC-DC converter. 70

그림 3.2.2. 제안된 DC-DC converter의 동작 원리 (a)clock'high'와 (b)clock'low'. 71

그림 3.2.3. 기존구조와 제안한 구조의 시뮬레이션 결과. 72

그림 3.2.4. 제안된 구조와 기존구조의 layout 비교 (a)제안된 구조와 (b)기존구조. 72

그림 3.2.5. Dickson's charge pump타입의 DC-DC converter (a)positive와 (b)negative. 74

그림 3.2.6. 제안한 p-only DC-DC converter... 75

그림 3.2.7. 제안된 DC-DC converter의 동작원리 (a)clock 'high'와 (b)clock 'low'. 75

그림 3.2.8. 기존 구조와 제안한 구조의 시뮬레이션 결과 (a)positive와 (b)negative. 76

그림 3.2.9. 제안한 구조의 측정 결과... 77

그림 3.2.10. Boost converter회로 구조와 기본동작원리... 78

그림 3.2.11. Boost 변환기의 모의실험 결과. 79

그림 3.2.12. Boost 변환기의 최대출력 파워. 80

그림 3.3.1. 패널의 측정환경. 81

그림 3.3.2. 레드, 그린, 블루의 그라데이션. 82

그림 3.3.3. 데모화면. 82

그림 3.4.1. 1개의 TFT, p-i-n 다이오드, capacitor로 구성된 sensor를 갖는 AMLCD 화소 회로. 83

그림 3.4.2. 제안한 smart sensor를 갖는 AMLCD 화소 회로. 84

그림 3.4.3. 제안한 smart sensor를 갖는 AMLCD 화소의 동작 타이밍도. 84

그림 3.4.4. 제안한 smart sensor의 시뮬레이션 결과. 85

그림 3.4.5. 제작된 smart sensor를 갖는 AMLCD 화소 회로 사진... 86

그림 3.4.6. 제안한 smart sensor 회로의 빛 세기에 따른 출력 전압 측정 파형. 88

그림 3.4.7. 제안한 smart sensor 회로의 빛 세기에 따른 출력 전압 측정 결과,... 88

그림 3.4.8. (a)구동 TFT의 문턱전압 편차 보상 기능을 갖는 AMOLED 화소 회로와 (b)구동 파형. 90

그림 3.4.9. (a)수정된 AMOLED 화소 회로와 (b)구동 파형. 90

그림 3.4.10. (a)제안한 smart sensor 기능의 AMOLED 화소 회로와 (b)구동 파형. 91

그림 3.4.11. 제안한 AMOLED 화소의 디스플레이 모드 동작 원리. 91

그림 3.4.12. 제안한 AMOLED 화소의 smart sensor 모드 동작 원리. 92

그림 3.4.13. 제안한 AMOLED 화소의 smart sensor 모드 동작 원리. 93

그림 3.4.14. (a)기존의 개발된 주변광 감지 회로, (b)구동 파형. 94

그림 3.4.15. 그림 3.4.14에 도시된 감지회로의 측정된 출력 절류 파형 95

그림 3.4.16. (a)제안한 주변광 감지 회로와 (b)구동 파형. 96

그림 3.4.17. 제안한 주변광 감지 회로의 제작된 test pattern 사진. 96

그림 3.4.18. 제안한 주변광 감지 회로의 각 구간별 출력 전류의 측정 파형. 96

그림 3.4.19. 제안한 주변광 감지 회로의 빛 세기에 따른 출력 전류 측정 곡선. 97

그림 3.5.1. 기존 LVDS 수신기의 기본 구조 98

그림 3.5.2. LVDS 수신기의 입출력 특성. 99

그림 3.5.3. LVDE수신기의 반전된 입,출력 특성. 99

그림 3.5.4. 오프셋이 존재하는 수신기의 입, 출력 특성. 100

그림 3.5.5. 오프셋이 존재하는 수신기의 반전된 입, 출력 특성. 100

그림 3.5.6. 오프셋으로 인해 왜곡된 수신기의 음의 입출력 특성. 100

그림 3.5.7. 오프셋으로 인해 왜곡된 수신기의 양의 입출력 특성. 100

그림 3.5.8. 가변 트랜지스터를 추가하여 오프셋을 보상하는 방법. 101

그림 3.5.9. 가변 트랜지스터. 101

그림 3.5.10. 오프셋 보상 후 수신기의 입, 출력 특성. 102

그림 3.5.11. 입력스윙과 오프셋의 관계. 102

그림 3.5.12. 보상기간 동안의 입력 스윙 변화. 102

그림 3.5.13. LVDS 수신기의 전체 블록 다이어그램. 103

그림 3.5.14. input changer의 schematic. 104

그림 3.5.15. sampler의 schematic. 104

그림 3.5.16. Initial Polarity Check & Canceller. 105

그림 3.5.17. Feedback signal maker의 schematic. 105

그림 3.5.18. clock generator의 schematic. 106

그림 3.5.19. clock generator의 simulation 결과 및 본 보상회로의 동작 설명. 106

그림 3.5.20. 보상 전 수신기의 출력. 107

그림 3.5.21. 보상 후 수신기의 출력. 107

그림 3.5.22. 보상 전 수신기의 출력. 107

그림 3.5.23. 보상 후 수신기의 출력. 107

그림 3.5.24. 수신기의 Successive Approximation 과정도. 108

그림 3.5.25. 보상회로의 resolution 109

그림 3.5.26. LVDS 수신기와 보상회로의 lay-out 도면. 109

그림 3.5.27. LVDS interface system. 110

그림 3.5.28. 일반적 DLVDS interface system. 110

그림 3.5.29. 제안하는 수정된 DLVDS interface system. 110

그림 3.5.30. 제안하는 수정된 DLVDS 전송기와 인코딩 회로. 110

그림 3.5.31. DLVDS 전송 파형. 111

그림 3.5.32. 일반적 DLVDS 수신기 구조. 111

그림 3.5.33. 일반적 DLVDS 차동모드 비교기 구조. 112

그림 3.5.34. offset 보상을 위한 DLVDS 차동모드 비교기 구조. 112

그림 3.5.35. 새로 제안하는 DLVDS 차동모드 비교기 개념도 113

그림 3.5.36. DLVDS 모의실험 입력파형. 114

그림 3.5.37. DLVDS 모의실험 비교기 출력 파형 114

그림 3.5.38. DLVDS 모의실험 수신기 최종 출력파형. 114

그림 3.5.39. 제안하는 display interface 전체 블록도. 115

그림 3.5.40. (a)일반적인 charge pump와 (b) current mismatch일 때의 파형. 116

그림 3.5.41. (a)제안한 charge pump current compensation scheme와 (b)current compensation을 위한 타이밍 다이어그램. 117

그림 3.5.42. (a)NC-PFD의 scheme과 (b)simulation 파형 118

그림 3.5.43. PFD 특성곡선. 119

그림 3.5.44. VCO full scheme. 120

그림 3.5.45. VCO 특성곡선. 120

그림 3.5.46. VCO buffer. 121

그림 3.5.47. VCO buffer simulation 결과. 121

그림 3.5.48. charge pump sheme. 122

그림 3.5.49. 2차 loop filter. 122

그림 3.5.50. Chopper comparator (a) sheme과 (b) 동작을 위한 파형. 123

그림 3.5.51. 6-bit up/down counter. 124

그림 3.5.52. (a)Up counter 동작(Up/Down = Low)와 (b) Down Counter 동작(Up/Down = High). 124

그림 3.5.53. Bias genertor 회로. 125

그림 3.5.54. LVDS규격을 만족하는 데이터 전송 예. 126

그림 3.5.55. LVDS규격의 system interface구조도. 127

그림 3.5.56. LVDS규격의 ASD용 system inerface. 127

그림 3.5.57. 직렬신호를 병렬화 하기 위한 메모리 공간. 128

그림 3.5.58. 메모리를 사용하지 않는 인터페이스 구조. 128

그림 3.5.59. 메모리를 사용하지 않는 전송방법. 129

그림 3.5.60. 제안된 전송방법을 사용하기 위한 데이터 드라이버. 130

그림 3.5.61. 스캔드라이버에 인가되는 입력신호. 131

그림 3.5.62. 데이터 드라이버에 기입되는 신호. 131

그림 3.5.63. timing controller의 블록다이어그램. 132

그림 3.5.64. 스캔드라이버의 컨트롤 입력 파형. 133

그림 3.5.65. 데이터 드라이버의 컨트롤 입력 파형. 133

그림 3.5.66. Line memory를 사용하는 system interface. 134

그림 3.5.67. Line memory를 사용하는 system interface의 data 흐름도. 135

그림 3.5.68. LVDS receiver의 구조 135

그림 3.5.69. LVDS receiver의 Schematic. 136

그림 3.5.70. LVDS receiver의 simulation 결과 (80MHz data). 136

그림 3.5.71. Serial-to-paralleizer. 137

그림 3.5.72. Line memory architecture. 138

그림 3.5.73. Bank structure. 138

그림 3.5.74. Timing diagram. 139

그림 3.5.75. LVDS receiver 출력 파형 (H⇒L⇒H⇒L⇒L⇒H⇒L). 139

그림 3.5.76. Serial-to-parallelizer 출력 파형. 140

그림 3.5.77. Line memory 출력 파형. 140

그림 3.5.78. 6T-Cell 구조. 141

그림 3.5.79. 기존의 voltage sense amplifer 구조 141

그림 3.5.80. 제안된 Mismatich 보상 sense amplifier. 142

그림 3.5.81. 제안된 Mismatich 보상 sense amplifier의 동작. 142

그림 3.5.82. 제안된 Mismatich 보상 sense amplifier의 simulation 결과 (a)Data High와 (b)Data Low. 144

그림 3.5.83. ASD 구동회로를 위한 컨트롤 신호. 145

그림 3.5.84. ASD 스캔 드라이버를 구동하기 위한 신호. 145

그림 3.5.85. ASD 데이터 드라이버를 구동하기 위한 신호. 146

그림 3.5.86. VGA급 패널을 위한 system interface 블록도. 147

그림 3.5.87. Analog PLL과 digital PLL의 구조 비교. 148

그림 3.5.88. Analog PLL의 charge pump에서 mismatch의 영향. 149

그림 3.5.89. 제안된 ADPLL의 구조. 150

그림 3.5.90. Unit gate delay-line TDC의 구조. 150

그림 3.5.91. Unit-gate delay-line TDC의 동작 파형. 151

그림 3.5.92. delay-lind TDC에서 사용되는 delay cell. 151

그림 3.5.93. ADPLL에 사용된 up/down delay-line TDC의 구조. 152

그림 3.5.94. up/down TDC의 동작... 153

그림 3.5.95. Adder/subtractor의 구조. 154

그림 3.5.96. Overflow/underflow control logic의 기본 개념. 155

그림 3.5.97. Stacked inverter 구조 DCO. 156

그림 3.5.98. DCO 입력단의 scaled buffer. 156

그림 3.5.99. DCO의 입력 code 변화에 따른 주파수 범위. 156

그림 3.5.100. 시간에 따라 DCO code가 변화하면서 locking이 진행되는 모습. 157

그림 3.5.101. Timing jitter 특성. 157

그림 3.5.102. 9-phase DCO 출력의 transient 특성. 158

그림 3.5.103. 일반적인 TFT-LCD display system interface. 159

그림 3.5.104. 일반적인 mini-LVDS driver. 159

그림 3.5.105. 제안된 mini-LVDS transmitter. 160

그림 3.5.106. (a)제안된 mini-LVDS transmitter의 simulation 결과와 (b)확장된 결과 파형. 161

그림 3.5.107. Glitch를 줄이기 위해 제안된 additional 회로. 162

그림 3.5.108. (a) 안된 mini-LVDS transmitter의 최종 simulation 결과와 (b)확장된 결과 파형. 162

그림 3.5.109. (a)일반적인 경우의 simulation 결과, (b)VTH -200mV와 mobility -20% variation이 있을 때의 simulation 결과와 (c)VTH +200mV와 mobility +20% variation이 있을 때의 simulation 결과. 163

그림 3.6.1. Coprocesseor Overall Architecture. 165

그림 3.6.2. Coprocesseor Instruction Set. 165

그림 3.6.3. Fault Tolerance 방안. 166

그림 3.6.4. Graphic Controller Overall architecture. 167

그림 3.6.5. Dispaly System Architecture. 167

그림 3.6.6. HDL 시뮬레이션 결과. 168

그림 3.6.7. ARM922T core와 Coprocessor의 Pack 연산 성능 비교. 168

그림 3.6.8. Coproccessor Placement & Routing. 169

그림 3.6.9. Graphic Coprocessor, Controller Tset-board. 169

그림 3.6.10. Demo 영상. 170

그림 3.6.11. Weighted Bi-linear Interpolation algorithm 연산 방법. 171

그림 3.6.12. Matlab Simulation. 171

그림 3.6.13. Scaler Architecture. 172

그림 3.6.14. Bilinear Interpolator Architecture. 173

그림 3.6.15. Array Structural Bilinear Interpolator. 173

그림 3.6.16. SOP Image Memory Overall Architecture. 174

그림 3.6.17. I/O Equalization Circuit과 Sense Amplifier. 175

그림 3.6.18. Faulty Cell Detection Scheme 176

그림 3.6.19. Hight Speed Memory Cell Fault Detection. 176

그림 3.6.20. Proposed Compression Scheme 177

그림 3.6.21. Compression / Decompression Unit Architecture. 178

그림 3.6.22. Sumulation Model. 178

그림 3.6.23. Waveform (a)Compression Unit과 (b)Decompression Unit. 179

그림 3.6.24. Sample Images (a)source.raw, (b)decomp.raw와 (c) difference. 179

그림 3.7.1. (a)정적 CMOS(Static CMOS) 회로와 (b)전류 모드 논리(Current Mode Logic) 회로. 181

그림 3.7.2. 로직 1과 로직0의 동작점을 결정하기 위한 M3,M4의 DC I-V 특성곡선. 182

그림 3.7.3. 다중 입력 CML Gate (a)NAND/AND/NOR/OR 게이트와 (b) XOR/XNOR 게이트. 184

그림 3.7.4. 최적 설계 방법을 적용한 D-Latch. 185

그림 3.7.5. 최적화 설계를 적용한 MUX 구조. 186

그림 3.7.6. 최적화 설계를 적용한 D Flip-Flop 구조. 186

그림 3.7.7. (a)단일입력모드를 사용한 CML 쉬프트 레지스터와 (b)신호 복원을 위해 사용된 보상회로 - CML 쉬프트 레지스터의 다른 구조. 188

그림 3.7.8. 차동입력 전류모드논리 쉬프트 레지스터 (Differential Input CML Shift Register). 188

그림 3.7.9. (a)차동 입력 CML 회로의 버퍼 출력을 활용한 쉬프트 레지스터와 (b)CML 인버터/버퍼의 제안한 최적 설계 방법에 의해 설정된 쉬프트레지스터. 189

그림 3.7.10. 0.2V에서 1.0V의 진폭을 갖는 CML 인버터/버퍼의 동작점 결정 예. 190

그림 3.7.11. 제안한 방법에 의해 설계된 예 (a)설계도와 (b)시뮬레이션 결과. 191

그림 3.7.12. 체계적 설계의 전력-지연 특성. 191

그림 3.7.13. W/L의 비율에 따른 I-V 특성곡선... 194

그림 3.7.14. CML 인버터/버퍼와 유사한 특성을 갖는 직렬연결 트랜지스터의 W/L의 비율 194

그림 3.7.15. 양쪽 경로의 I-V 특성이 같도록 설정 (a)NAND/AND/NOR/OR 게이트의 설계도와 (b)시뮬레이션 파형 195

그림 3.7.16. Ma_b의 폭을 증가시켜 Ma의 Off 전류를 감소 (a)NAND/AND/NOR/OR 게이트의 설계도와 (b)시뮬레이션 파형 196

그림 3.7.17. 2 입력 MCML 게이트로서의 동작... 197

그림 3.7.18. MCML XOR/XNOR 게이트에 최적설계방법 적용 198

그림 3.7.19. MCML XOR/XLOR 게이트의 시뮬레이션 결과 198

그림 3.7.20. 최적 설계방법을 적용한 D-Latch 199

그림 3.7.21. D-Latch의 시뮬레이션 결과 199

그림 3.7.22. 제안한 MUX에 대한 시뮬레이션 결과 200

그림 3.7.23. 제안한 D Flip-Flop에 대한 시뮬레이션 결과 200

그림 3.7.24. 단일입력 CML 쉬프트레지스터와 차동입력 CML 쉬프트레지스터의 시뮬레이션 출력 파형 202

그림 3.7.25. 쉬프트레지스터의 동작 속도 비교 203

그림 3.7.26. 쉬프트 레지스터의 CML 인버터의 전류비교 203

그림 3.7.27. 차동입력 CML 게이트의 버퍼 출력을 이용한 쉬프트 레지스터 204

그림 3.7.28. 최적 설계 방법으로 설계된 쉬프트레지스터의 출력파형과 전류파형 204

그림 3.7.29. 쉬프트 레지스터의 최종 출력 시뮬레이션 결과 205

그림 3.7.30. 제작된 CML 인버터의 설정... 206

그림 3.7.31. 테스트 패널의 측정 결과... 206

그림 3.7.32. CSL inverter. 207

그림 3.7.33. CSL NAND. 207

그림 3.7.34. CSL NOR. 207

그림 3.7.35. 링 오실레이터 구조. 208

그림 3.7.36. CSL Shift register에 사용한 D-래치의 구조. 209

그림 3.7.37. CSL Shift register의 출력파형. 209

그림 3.7.38. Voltage Lever Restorer를 포함한 Shift Register. 210

그림 3.7.39. Voltage Lever Restorer. 210

그림 3.7.40. CSL Shift Resister. 211

그림 3.7.41. COMOS Shift Resister. 211

그림 3.7.42. nTFT의 Ids-Vds 특성곡선(Characteristic Curve).(이미지참조) 212

그림 3.7.43. 전류원의 문턱전압 보상회로. 213

그림 3.7.44. nTFT의 특성곡선. 213

그림 3.7.45. 슈터 트랜지스터 회로. 214

그림 3.7.46. 슈퍼트랜지스터의 동작특성. 214

그림 3.7.47. 실험을 위한 회로도. 215

그림 3.7.48. Vdc1=0V Vdc2=0.3V 인가하였을 경우(M3,Mc Vth=60%). 215

그림 3.7.49. M1의 문턱전압 변화. 216

그림 3.7.50. 슈퍼트랜지스터의 문턱전압 보상방법. 216

그림 3.7.51. M1의 문턱전압 보상방법. 216

그림 3.7.52. 제안된 전류원. 217

그림 3.7.53. 구동파형. 217

그림 3.7.54. 입력전압에 따른 출력전류. 217

그림 3.7.55. Vth의 변화에 따른 전류오차. 217

그림 3.7.56. Current mode ADC 회로도 218

그림 3.7.57. Current mode ADC Output 결정. 218

그림 3.7.58. Current mode pipeline ADC... 219

그림 3.7.59. Current mode pipeline ADC output 결정. 220

그림 3.7.60. Current mode ADC(ADC1) 측정결과 (0.13μm X-tal 파라미터). 220

그림 3.7.61. Current mode pipeline ADC(ADC2) 측정결과 (0.13μm X-tal 파라미터). 221

그림 3.7.62. ADC 시뮬레이션 결과 (0.5μm X-tal 파라미터)(a)current mode ADC(ADC1)와 (b)current mode pipeline ADC (ADC2). 221

그림 3.7.63. Pipeline ADC block diagram (1). 222

그림 3.7.64. Pipeline ADC block diagram (2). 222

그림 3.7.65. ADC구조에 따른 속도와 Resolution. 222

그림 3.7.66. 디지털 출력형태 (a)BCD 코드 출력과 (b)그레이코드 출력. 223

그림 3.7.67. R-String Folding구조. 223

그림 3.7.68. R-String Folding구조의 출력. 224

그림 3.7.69. Source-couped 구조가 짝수만큼 사용된 경우. 224

그림 3.7.70. Source-coupled 구조가 짝수만큼 사용된 경우의 출력. 224

그림 3.7.71. Dummy Current Source 사용. 224

그림 3.7.72. Dummy Current Source 사용한 경우의 출력. 224

그림 3.7.73. 초기 Folding pipeline ADC 회로도 (8bit). 225

그림 3.7.74. R-String DAC (4bit). 225

그림 3.7.75. R-String Folding ADC 출력. 226

그림 3.7.76. Second Folding Circuit (a)45도 빠른 신호와 (b)45도 느린 신호. 226

그림 3.7.77. Second Folding Circuit 출력. 227

그림 3.7.78. Out1과 Out2의 XOR출력. 227

그림 3.7.79. Out1'과 Out2'의 XOR출력. 227

그림 3.7.80. 사용된 Current mode XOR 게이트. 227

그림 3.7.81. Folding pipeline ADC전체 모식도. 228

그림 3.7.82. 제안된 회로에 사용된 전류원. 229

그림 3.7.83. 사용된 샘플&홀드 회로. 229

그림 3.7.84. 사용된 샘플&홀드 회로 시뮬레이션 결과. 230

그림 3.7.85. 제안된 비교기. 230

그림 3.7.86. R-Stirng Folding Block의 시뮬레이션 결과 (DC Analysis). 231

그림 3.7.87. Second Folding Block의 시뮬레이션 결과 (DC Analysis). 231

그림 3.7.88. Ts=2ns(500MSample/s)에서의 제안된 ADC의 시뮬레이션 결과. 232

그림 3.7.89. 제안된 ADC의 평균 전력소모. 232

그림 3.7.90. 제안된 Folding ADC의 DNL 측정결과. 233

그림 3.7.91. 제안된 Folding ADC의 INL 측정결과. 233

그림 3.7.92. 제안된 ADC의 Performance 요약. 234

그림 3.7.93. Array 곱셈기(7×7). 234

그림 3.7.94. Wallace Tree 곱셈기. 235

그림 3.7.95. Conventional CMOS Full adder (a)Sum과 (b)Carry. 236

그림 3.7.96. 기존 병렬처리 곱셈기 시뮬레이션 결과 (a)Array 곱셈기와 (b)Wallace tree 곱셈기. 237

그림 3.7.97. 기존 병렬처리 곱셈기 시뮬레이션 결과 (D-flip flop 추가)(a)Array 곱셈기와 (b)Wallace tree 곱셈기. 237

그림 3.7.98. 7×7 곱셉연산. 238

그림 3.7.99. 곱셈기들의 Carry 전달... 238

그림 3.7.100. Current mode CMOS 2-to-4 encoder. 239

그림 3.7.101. Current mode CMOS quaternary threshold logic Full adder. 239

그림 3.7.102. Current mode CMOS 4-to-2 decoder. 240

그림 3.7.103. 제안된 부호기. 241

그림 3.7.104. 부호기의 동작. 241

그림 3.7.105. 7-3 Compressor의 출력. 241

그림 3.7.106. Folding 회로 (Carry 1). 241

그림 3.7.107. 제안된 7-3 Compressor의 동작. 242

그림 3.7.108. Current Mode Full Adder (a)Sum과 (b)Carry. 242

그림 3.7.109. 제안된 곱셈기(MVL Multiplier 1)의 시뮬레이션 결과. 243

그림 3.7.110. 제안된 곱셈기의 구조변화. 243

그림 3.7.111. 제안된 곱셈기(MVL Multiplier 2)의 구동파형. 243

그림 3.7.112. 제안된 곱셈기의 시뮬레이션 결과(T=58ns) 244

그림 3.7.113. 제안된 곱셈기의 성능비교. 245

그림 3.7.114. 10V 전원, 15MHz 클럭 입력 시,... 246

그림 3.7.115. 15V 전원, 15MHz 클럭 입력 시,... 246

그림 3.7.116. 일반적인 TSPC D 플립-플롭 회로도. 247

그림 3.7.117. 제안된 TSPC D 플립-플롭의 회로도. 248

그림 3.7.118. DLL의 블록 다이어그램. 248

그림 3.7.119. 일반적인 디지털 DLL의 블록 다이어그램. 249

그림 3.7.120. 일반적인 디지털 DLL의 모의실험 결과. 249

그림 3.7.121. 고정 검출기를 가진 디지털 DLL의 블록 다이어그램. 250

그림 3.7.122. 파이프 라인 디지털 DLL의 블록 다이어그램. 250

그림 3.7.123. 지연 시간 제어 회로의 회로도. 251

그림 3.7.124. 지연 라인 (DCDL) 251

그림 3.7.125. 파이프 라인 디지털 DLL의 모의 실험 결과. 252

그림 3.7.126. Boostrapping의 원리. 253

그림 3.7.127. input p-only inverter. 254

그림 3.7.128. 1 input p-only inverter. 254

그림 3.7.129. p-only inverter의 모의실험 결과. 254

그림 3.7.130. 2 input p-only NAND gate. 255

그림 3.7.131. 1 input p-only NAND gate. 255

그림 3.7.132. 2 input p-only NAND gate. 256

그림 3.7.133. 2 input P-Only NOR Gate. 256

그림 3.7.134. 1 input P-Only XOR Gate. 257

그림 3.7.135. P-Only NOR Gate. 257

그림 3.7.136. P-Only XOR Gate. 257

그림 3.7.137. P-Only XOR의 모의실험결과.(결과..) 258

그림 3.7.138. P-Only XNOR gate. 258

그림 3.7.139. P-Only XNOR의 모의실험결과. 259

그림 3.7.140. ALU 블록 개념도 259

그림 3.7.141. mode select block. 260

그림 3.7.142. mode select block. 260

그림 3.7.143. logic level 구현. 261

그림 3.7.144. TR. level 구현. 261

그림 3.7.145. static mos leverl 구현. 262

그림 3.7.146. 전가산기 모의실험 파형. 262

그림 3.7.147. 리플 캐리 가산기의 모의실험 파형. 263

그림 3.7.148. logic level 구현. 264

그림 3.7.149. TR. level 구현. 264

그림 3.7.150. 4bit 캐리 예측 가산기. 264

그림 3.7.151. logic level 구현. 265

그림 3.7.152. 4bit 캐리 예측 가산기(static mos level). 265

그림 3.7.153. 예측 회로의 모의실험 파형. 265

그림 3.7.154. 캐리 예측 가산기의 모의실험 결과. 266

그림 3.7.155. logic level 구현. 266

그림 3.7.156. 1조건 합 CMOS 회로. 267

그림 3.7.157. 조건 합 회로 TR. level 구현. 267

그림 3.7.158. 조건 합 가산기의 구현. 268

그림 3.7.159. 조건 합 회로 모의 실험 결과. 268

그림 3.7.160. 조건 합 가산기의 모의실험 결과. 269

그림 3.7.161. 쉬프터의 구현. 269

그림 3.7.162. 쉬프터의 모의실험 결과. 270

그림 3.7.163. 8-bit adder/subtractor. 270

그림 3.7.164. full-adder의 schematic level diagram. 271

그림 3.7.165. 8-bit adder/subtractor의 모의실험 결과. 271

그림 3.7.166. Non-overlapping clock generator의 block diagram. 272

그림 3.7.167. Non-overlapping clock generator의 모의실험 결과. 272

그림 3.7.168. 1:2 De-multiplxer diagram. 273

그림 3.7.169. TSPC(True-single-phase-clock) D-flipflop 회로도. 273

그림 3.7.170. Master-slave-Master D-flipflop의 block diagram. 273

그림 3.7.171. 1:2 demuliplxer의 모의실험 결과 (a)reference clock과 2분주된 clock과 (b)data와 1:2 demuxing된 data. 274

그림 3.7.172. Double-Edge Triggered(DET) flip-flop의 회로도. 275

그림 3.7.173. Double-Edge Triggered(DET) flip-flop의 모의실험 결과 파형. 275

그림 3.7.174. 개선된 Double-Edge Triggered(DET) flip-flop의 회로도. 276

그림 3.7.175. 개선된 Double-Edge Triggered(DET) flip-flop의 모의실험 결과 파형. 276

그림 3.7.176. 제안된 Double-Edge Triggered(DET) flip-flop의 회로도. 277

그림 3.7.177. 제안된 Double-Edge Triggered(DET) flip-flop의 모의실험 결과 파형. 277

그림 3.7.178. MUX를 이용한 Double-Edge Triggered(DET) flip-flop의 회로도. 278

그림 3.7.179. MUX를 이용한 Double-Edge Triggered(DET) flip-flop의 모의실험 결과 파형. 278

그림 3.7.180. Hogge-PD의 block diagram. 279

그림 3.7.181. Hogge-PD의 모의실험 결과 파형. 279

그림 3.7.182. Alexander PD의 block diagram. 280

그림 3.7.183. Alexander PD의 모의실험 결과 파형. 280

그림 3.7.184. Half-rate Linear PD의 block diagram. 281

그림 3.7.185. Half-rate Linear PD의(PD의의) 모의실험 결과 파형. 281

그림 3.7.186. Unit-gate delay-line TDC 282

그림 3.7.187. Unit-gate delay-line TDC의 동작. 283

그림 3.7.188. Vernier delay-line TDC의 구조. 283

그림 3.7.189. Vernier delay-line TDC의 동작 timing도. 284

그림 3.7.190. Vernier delay-line TDC의 모의실험 결과. 284

그림 3.7.191. Current-starved inverter를 이용한 DCO의 transistor schematic. 285

그림 3.7.192. Current-starved inverter를 이용한 DCO의 모의 실험 결과. 285

그림 3.7.193. Parallel tri-state inverter를 사용한 DCO 구조. 286

그림 3.7.194. Parallel tri-state inverter를 사용한 DCO 구조의 모의 실험 결과. 286

그림 3.7.195. Controllable capacitor를 delay-line 사이에 위치하는 구조. 287

그림 3.7.196. Controllable capacitor를 이용한 DCO 구조의 모의 실험 결과. 287

그림 3.8.1. L=4㎛, W=4㎛인 n-채널 다결정 박막 트랜지스터의 IDS-VDS 특성곡선.(이미지참조) 288

그림 3.8.2. 킹크 효과(kink effect)를 포함하지 않은 모델링(점선)과 측정값(실선)의 IDS-VDS곡선 비교.(이미지참조) 290

그림 3.8.3. Kink effect를 포함하지 않고 모델링된 ID1 측정된 IDS의 비율로서 정의된 전류 multiplication factor M(실선)....(이미지참조) 291

그림 3.8.4. 추출된 Kink effect 파라미터 (a)KZ₁과 (b)₂ 291

그림 3.8.5. IDS-VDS 특성 곡선.(이미지참조). 292

그림 3.8.6. gds 와 VDS의 관계.(이미지참조). 293

그림 3.8.7. 절대 오차. 293

그림 3.8.8. 상대 오차. 294

그림 3.8.9. (a)n-channel Poly-Si TFTs의 구조, (b)linear region과 (c)saturation region. 295

그림 3.8.10. L=12㎛, W=400㎛인 n-채널 다결정 박막 트랜지스터 C-V 특성곡선. 295

그림 3.8.11. C-V특성 곡선. 297

그림 3.8.12. 절대오차. 297