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요약문
SUMMARY
CONTENTS
목차
제1장 서론 39
제1절 연구개발의 목적 41
제2절 연구개발의 중요성 41
제3절 연구개발내용 41
제2장 표준 기술 연구 45
제1절 개요 47
제2절 연구개발 내용 47
1. L1 표준 기술 47
가. 2차 동기채널 셀 그룹/프레임 경계 매핑 방법 48
나. 2차 동기채널 스크램블링 시퀀스 생성 방법 50
다. 상향링크 제어채널 기술 51
라. 안테나 할당 및 BCH 송신 다이버시티 기술 55
마. 복조 시간 단축을 위한 BCH 송신 구조 59
2. L2 표준기술 63
가. MBMS 기술 63
나. 저전력 소모 동작 72
다. 패킷 스케줄링 79
제3장 기능규격 기술 개발 81
제1절 개요 83
제2절 물리계층 기능규격 기술 개발 84
1. 하향링크 물리계층 기능규격 84
가. 물리채널과 구조 84
나. 트랜스포트 채널과 코딩 90
다. 변조와 매핑 93
라. 물리계층 절차 95
마. 기능규격 보완 사항 96
2. 상향링크 물리계층 기능규격 98
가. 물리채널과 변조 98
나. 트랜스포트 채널과 코딩 103
다. 물리계층 절차 105
제3절 MAC 기능규격 기술 개발 107
1. 기지국/단말 MAC 기능구조 107
가. MAC 기능블록 구조 107
나. 채널 구조 107
다. Functions 109
라. Layer-to-layer 접속 109
마. Peer-to-peer 접속 111
2. Specific functions and procedures 114
가. Scheduling 114
나. Traffic volume measurement for dynamic radio bearer control 114
다. Transmission control 114
라. Common control 115
마. Buffer management 116
바. MAC DRX/DTX control 117
제4장 기지국 무선전송 기술 개발 119
제1절 개요. 121
제2절 물리계층 기술 개발 121
1. 기지국 모뎀 개발 개요 121
가. 기지국 모뎀 상위 구조 121
나. 기지국 모뎀 기능 설명 121
2. 기지국 모뎀 개발 123
가. 기지국 상향링크 동기부 개발 123
나. 기지국 상향링크 복조부 개발 129
다. 기지국 상향링크 디코더부 개발 138
라. 기지국 하향링크 인코더부 개발 141
마. 기지국 하향링크 변조부 개발 143
바. 기지국 모뎀 & RF 인터페이스(NTIU) 공통기능 모듈 개발 147
3. 기지국 모뎀 제어 SW 개발 147
가. 기지국 MAC 및 L3 연동 SW 개발 147
나. 기지국 기저대역 PHY 제어 SW 개발 149
4. 기지국 플랫폼 하드웨어 개발 150
가. 기지국 모뎀 보드 개발 151
나. 기지국 DSP 보드 개발 152
5. 기지국모뎀 시험환경 개발 154
가. 모뎀 분석 장치(MTMB : Modem Test Memory Moard) 개발 154
제3절 MAC 계층 기술 개발 155
1. Broadcasting/Paging 155
가. Broadcasting(Broadcating) 155
나. Paging 155
2. Common Control(CC) 155
가. 개요 155
나. RA preamble에 대한 응답 구성법 156
다. DL/UL CCCH 처리 156
라. 구현 구조 156
3. Packet Scheduling 157
가. 스케줄러 157
나. 하향링크 패킷 스케줄링 159
다. 상향링크 패킷 스케줄링 160
4. RLC/HARQ 162
가. RLC 162
나. HARQ 165
5. Buffer Management 166
가. Buffer Management의 주 기능 166
나. 구현 구조 168
6. HW 168
가. 시스템 형상 169
나. 시스템 기능 169
제5장 단말기 무선전송 기술 개발 171
제1절 개요 173
제2절 물리계층 기술 개발 174
1. 단말 모뎀 개발 개요 174
가. 단말 모뎀 상위 구조 174
나. 단말 모뎀 기능 설명 175
2. 단말 모뎀 물리계층 개발 177
가. 단말 하향링크 동기부 개발 177
나. 단말 하향링크 복조부 개발 180
다. 단말 하향링크 디코더부 개발 182
라. 단말 상향링크 인코더부 개발 184
마. 단말 상향링크 변조부 개발 185
바. 단말 모뎀 핵심기능 IP화 모듈 개발 186
사. 단말 모뎀 공통기능 모듈 개발 188
3. 단말 모뎀 제어 SW 개발 188
가. 단말 MAC 및 L3 연동 SW 개발 188
나. 단말 기저대역 PHY 제어 SW 개발 189
4. 단말 플랫폼 하드웨어 개발 191
가. 단말 모뎀 보드 개발 191
나. 단말 DSP 보드 개발 193
다. 단말 전원장치 개발 194
라. 단말 기구장치 개발 195
5. 단말모뎀 시험환경 개발 195
가. 모뎀 분석 장치(MAT) 개발 195
나. 모뎀 진단 모니터 장치(DM) 개발 196
6. 단말 RF 개발 196
가. ERCU 개발 197
나. EBAU 개발 202
다. RF Model simulator 개발 203
라. RF 성능 분석 장치 개발 206
마. 유선 링크 시험 장치 개발 207
바. 단말 RF 소형화 연구 208
제3절 MAC 계층 기술 개발 209
1. Broadcasting/Paging 209
가. Broadcasting 209
나. Paging 209
2. Common Control 209
가. 개요 209
나. RA preamble (재)전송 및 응답 정보 처리 209
다. DL/UL CCCH 처리 210
라. 구현 구조 210
3. Packet Scheduling 210
가. 스케줄러 210
나. Resource Request 방식 211
4. 버퍼 관리 211
가. Buffer Management의 주 기능 212
나. 구현 구조 213
5. HW 214
가. 시스템 형상 214
나. 시스템 기능 214
제6장 결론 217
부록 221
(표 2-2-1) 1차 동기채널과 제 1 스크램블링 시퀀스의 매핑 50
(표 2-2-2) 길이-4 Walsh 시퀀스 Wr(k)의 정의 52
(표 2-2-3) ACK/NAK 채널 시퀀스 할당 53
(표 2-2-4) 시뮬레이션 가정 58
(표 2-2-5) BCH Transport Format 58
(표 2-2-6) 사업자들의 MBMS 시나리오 64
(표 2-2-7) NAS와 AS 영역의 상태 관계 74
(표 2-2-8) DRX 파라미터 설정(예) 78
(표 3-2-1) 하향링크 주파수 자원 파라미터 85
(표 3-2-2) 하향링크 시간 자원 파라미터 85
(표 3-2-3) 하향링크 자원블록 파라미터 86
(표 3-2-4) STBC/SFBC 전송패턴 87
(표 3-2-5) S-SCH 변조 신호 정보 88
(표 3-2-6) 단일 안테나에서 레퍼런스 심볼 할당 방법 88
(표 3-2-7) 이중 안테나에서 레퍼런스 심볼 할당 방법 89
(표 3-2-8) TTI 간 인터리빙 패턴 92
(표 3-2-9) TTI 내부 인터리빙 패턴 92
(표 3-2-10) QPSK 매핑 테이블 (I(k) + jQ(k), d=1/2) 93
(표 3-2-11) 16QAM 매핑 테이블 (I(k) + jQ(k), d=sqrt(1/10)) 93
(표 3-2-12) 64QAM 매핑 테이블 (I(k) + jQ(k), d=sqrt(1/42)) 94
(표 3-2-13) 물리채널별 Lattice 부호화 방법 94
(표 3-2-14) 상향링크 주파수/시간 자원 파라미터 98
(표 3-2-15) ACK 정보에 따른 PUCCH Type-A CI 비트열 101
(표 3-2-16) PUCCH 그룹 인덱스에 따른 PUCCH 부반송파 시작 인덱스 101
(표 3-3-1) L1-MAC Primitive 110
(표 3-3-2) MAC-RLC Primitive 110
(표 3-3-3) MAC-RRC Primitive 110
(표 3-3-4) RLC-PDCP Primitive 111
(표 3-3-5) RLC-RRC Primitive 111
(표 3-3-6) UM PDU Header IE 112
(표 3-3-7) AM PDU Header IE 112
(표 3-3-8) STATUS PDU IE 113
(표 3-3-9) RESET, RESET ACK PDU IE 113
(표 4-2-1) 기지국 모뎀의 각 구성 유니트의 주요 기능 및 HW(FPGA)/SW(DSP) Partition 123
(표 4-2-2) 성능시험 파라미터 125
(표 4-2-3) Required Es/No for Detection Probability 125
(표 4-2-4) NSYU FPGA 설계 특성 126
(표 4-2-5) 20M 1 sector NSYU FPGA Resource Usage 126
(표 4-2-6) 10MHz, 3 Sector NSYU FPGA Resource Usage 128
(표 4-2-7) NDMU FPGA 설계 특성 135
(표 4-2-8) 20MHz, 1 Sector NDMU FPGA Resource Usage 136
(표 4-2-9) NDMU 세부 블록 기능 표 136
(표 4-2-10) 10MHz, 3 Sector NDMU FPGA Resource Usage 138
(표 4-2-11) 기지국 변조기 20MHz, 1Sector RTL에 대한 FPGA Resource 사용률 146
(표 4-2-12) 기지국 변조기 전송대역폭 20MHz와 10MHz간 파라미터 비교 146
(표 4-2-13) 기지국 변조기 10MHz, 3Sector RTL에 대한 FPGA Resource 사용률 147
(표 5-2-1) 부동 소수점 성능 분석 파라미터 180
(표 5-2-2) 3GE MAT/DM 장치 규격 195
(표 5-2-3) 단말 RF 송신부 전기적 요구 사양 198
(표 5-2-4) 단말 RF 수신부 전기적 요구 사양 198
(표 5-2-5) 단말 RF 국부발진부 전기적 요구 사양 199
(표 5-2-6) EBAU 요구사항 202
(표 5-2-7) EBAU 성능 시험 결과 203
(표 5-2-8) 시뮬레이터에 구성에 사용된 3GE 물리계층 파라미터 206
(그림 2-1-1) Layer간 인터페이스 47
(그림 2-2-1) 3G LTE 물리계층 표준 및 상호 관계 48
(그림 2-2-2) 3G LTE 동기채널 구조 48
(그림 2-2-3) 3G LTE 2차 동기채널 구조 49
(그림 2-2-4) Distributed 방식과 Localized 방식의 비교 49
(그림 2-2-5) Distributed 방식과 Localized 방식의 성능 비교 49
(그림 2-2-6) 3G LTE 2차 동기채널 스크램블링 시퀀스 50
(그림 2-2-7) 3G LTE 2차 동기채널 스크램블링 시퀀스 51
(그림 2-2-8) 상향링크 ACK/NAK 채널 전송 구조 52
(그림 2-2-9) 시퀀스 할당에 따른 성능 (Code Alloc #2 가 제안 할당) 53
(그림 2-2-10) UE 그룹 특성 CS 호핑 54
(그림 2-2-11) 슬롯 경계에서 UE 그룹의 변경 54
(그림 2-2-12) 슬롯 경계에서 UE 그룹핑 변경에 의한 성능 변화 55
(그림 2-2-13) PBCH 프레임 구조 56
(그림 2-2-14) 성능 결과 그래프 (CDF vs. BLER) 59
(그림 2-2-15) Non-self-decodable BCH 구조 60
(그림 2-2-16) self-decodable BCH 구조 61
(그림 2-2-17) 평균 BLER의 확률분포(확률분호)(BCH 전송주기가 네 프레임인 경우) 61
(그림 2-2-18) BCH 구조에 따른 복조 지연 성능 비교 62
(그림 2-2-19) 자원 집합 타입 4 63
(그림 2-2-20) 자원 집합 타입 5 63
(그림 2-2-21) p-t-m 방식 전송 64
(그림 2-2-22) 유니캐스트 밴드에서만 페이징 65
(그림 2-2-23) 단말이 유니캐스트와 MBMS 수신기와 별도로 하여 수신하는 방식 65
(그림 2-2-24) 유니캐스트와 MBMS 수신을 공유하고 주파수 멀티플랙싱 방식 65
(그림 2-2-25) 단말이 유니캐스트와 MBMS를 시간에 따라 수신하는 방식 66
(그림 2-2-26) MBMS 정의 66
(그림 2-2-27) MBMS 논리 노드 구조 67
(그림 2-2-28) MBMS 구조 68
(그림 2-2-29) MBMS 데이터 논리 노드 구조 69
(그림 2-2-30) LTE 시스템에서의 단말기 상태 천이도(예) 75
(그림 2-2-31) 가변적인 DRX 주기에 따른 페이징 지연 성능 76
(그림 2-2-32) 가변적인 DRX 주기에 따른 소모 전력 성능 77
(그림 2-2-33) DRX 주기 설정(RRC_CONNECTED 상태) 78
(그림 2-2-34) Persistent 스케줄링 동작 예 79
(그림 2-2-35) 제안한 Persistent 스케줄링 최적화 방법 80
(그림 3-1-1) 물리계층 주변 무선 인터페이스 프로토콜 구조 83
(그림 3-2-1) 길쌈 부호화 구조(부호화 율=1/3, 구속장=9) 91
(그림 3-2-2) 터보 부호화 구조(부호화 율=1/3, 상태=8, 점선은 Trellis termination을 위한 경로) 91
(그림 3-2-3) 데이터 율 정합 구조 92
(그림 3-2-4) 상향 링크 물리 채널 프레임 / 슬롯 구조 98
(그림 3-2-5) 상향 링크 트랜스포트 채널, L1/L2 Control Information과 물리 채널 매핑 99
(그림 3-2-6) PUSCH 주파수-시간 영역 전송 구조 99
(그림 3-2-7) PUSCH 생성 과정 100
(그림 3-2-8) PUCCH 주파수-시간 영역 전송 구조 100
(그림 3-2-9) PUCCH 생성 과정 100
(그림 3-2-10) RA preamble 전송 대역 102
(그림 3-2-11) RA preamble 주파수-시간 영역 부프레임 구조 103
(그림 3-2-12) RA preamble 변조 103
(그림 3-2-13) 트랜스포트 채널과 물리 채널 매핑 104
(그림 3-2-14) UL-SCH 코딩 절차 104
(그림 3-2-15) CQI_MF 코딩 절차 105
(그림 3-3-1) UE측 구조도(DL) 107
(그림 3-3-2) eNode-B측 구조도(DL) 107
(그림 3-3-3) 논리채널과 트랜스포트 채널의 매핑 109
(그림 3-3-4) RA 절차 116
(그림 3-3-5) DRX/DTX mode operation 117
(그림 4-2-1) 기지국 모뎀 상위 구조도 121
(그림 4-2-2) 기지국 동기부 상위 구조도 124
(그림 4-2-3) NSYU 블록도 127
(그림 4-2-4) NSYU Detector의 타이밍도 127
(그림 4-2-5) NSYU Miss Detection, Timing Estimation Error(3km/h) 128
(그림 4-2-6) NSYU Miss Detection, Timing Estimation Error(120km/h) 129
(그림 4-2-7) 기지국 복조부 전체 상위 구조도 129
(그림 4-2-8) PUSCH 복조부 상위 구조도 130
(그림 4-2-9) UL-SCH Achievable Data Rate (TU6 Channel Model) 131
(그림 4-2-10) PUSCH CI 성능 131
(그림 4-2-11) PUCCH 성능 - Type-A CI 133
(그림 4-2-12) 전송 부반송파 수에 따른 Sounding RS 성능 134
(그림 4-2-13) NDMU 유니트 상위 구조도 134
(그림 4-2-14) NDMU 블록도 136
(그림 4-2-15) NCDU 유니트의 상위 구조도 140
(그림 4-2-16) 기지국 인코더의 구조 142
(그림 4-2-17) 기지국 변조부 상위 구조도 144
(그림 4-2-18) 기지국 모뎀 보드 153
(그림 4-2-19) 기지국 DSP 보드 154
(그림 4-3-1) Broadcasting/paging의 채널구조 155
(그림 4-3-2) 기지국 MAC의 CC 유니트 구성 157
(그림 4-3-3) 자원 할당 방식 159
(그림 4-3-4) 하향링크 스케줄링 동작 160
(그림 4-3-5) 상향링크 스케줄링 동작 161
(그림 4-3-6) 기지국 스케줄러와 다른 유니트간 연동 flow 162
(그림 4-3-7) 송신 측 상태 변수 163
(그림 4-3-8) 수신 측 상태 변수 164
(그림 4-3-9) 송신측 HARQ 프로세스의 상태 천이도 166
(그림 5-2-1) 단말 물리계층 상위 구조도 174
(그림 5-2-2) 단말 물리계층 기능블록도 176
(그림 5-2-3) SCH 반복적 시간 구조 177
(그림 5-2-4) SCH 누적회수 10과 20의 초기 동기 성능 177
(그림 5-2-5) SCH 누적회수 500일 경우의 주파수 제곱 오차 성능 178
(그림 5-2-6) 셀 서치 오경보 확률 [1 셀과 2 셀] 178
(그림 5-2-7) 부동 소수점 성능 분석 (120Km/h case for V-A ch. model) 181
(그림 5-2-8) 단말 복조부 고정소수점 성능 분석 결과 181
(그림 5-2-9) 비터비 디코더 성능 분석 결과 182
(그림 5-2-10) 상위계층과의 인터페이스 189
(그림 5-2-11) 단말 플랫폼의 DSP Tile 블록도 190
(그림 5-2-12) EBHU 구조 192
(그림 5-2-13) EBHU 모뎀 보드 193
(그림 5-2-14) EDSU 구조 193
(그림 5-2-15) EDSU DSP 보드 194
(그림 5-2-16) 2×2 MIMO 구조의 ERS 구성도 197
(그림 5-2-17) 3GE UE의 사용 주파수 대역 197
(그림 5-2-18) ERCU 구현 실물 199
(그림 5-2-19) 송신부 Spectrum Mask 측정 결과 200
(그림 5-2-20) 송신부 주파수 평탄도 측정 결과 200
(그림 5-2-21) 송신부 I/Q 성상도 200
(그림 5-2-22) ERCU 수신부 SNR 성능 측정 결과 201
(그림 5-2-23) 송신 국부발진부 위상잡음 측정결과 201
(그림 5-2-24) 수신 국부발진부 위상잡음 측정결과 201
(그림 5-2-25) 개발된 EBAU 실물 203
(그림 5-2-26) EBAU 성능 시험 환경 203
(그림 5-2-27) Downlink 성능 분석 결과 204
(그림 5-2-28) Gain imbalance에 따른 성능 열화 205
(그림 5-2-29) Phase imbalance에 따른 성능 열화 205
(그림 5-2-30) Phase Noise에 따른 성능 열화 205
(그림 5-2-31) 무선 링크에 대응하는 유선 링크 207
(그림 5-2-32) 시나리오 종류 및 동작 207
(그림 5-3-1) 단말 Common Control Unit(ECCU) 구성 210
(그림 5-3-2) 단말 스케줄러와 다른 유니트간의 연동 flow 211
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