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요약문
SUMMARY
CONTENTS
목차
제1장 서론 25
제1절 온칩 네트워크의 필요성 27
제2절 핵심 요소 및 접근 방법 30
제3절 연구개발 목표 및 내용 33
제4절 연구개발 추진 체계 및 방법 36
제2장 Star 구조 OCN 개발 37
제1절 Star 형 온칩 네트워크 39
1. Star 형 온칩 네트워크 프로토콜 39
2. Star 형 온칩 네트워크 구성 IP 45
3. OCN-AHB 인터페이스 회로 58
제2절 Star 형 온칩 네트워크 플랫폼 62
제3절 Star 형 OCN 플랫폼 기반 H.264 디코더 설계 65
1. H.264 디코더 설계를 위한 Star 형 OCN 플랫폼 65
2. Star 형 OCN 플랫폼 인터페이스 66
3. Star 형 OCN 플랫폼 Firmware 69
4. FPGA 합성 결과 71
제4절 기능 검증 및 성능 분석 73
1. Star 형 OCN 기반 H.264 디코더 동작 검증 73
2. 성능 분석 77
참고문헌 84
제3장 Star/Mesh 혼합형 OCN 개발 85
제1절 개요 87
제2절 Star/Mesh 혼합형 OCN 토폴로지 87
제3절 Star/Mesh 혼합형 OCN 프로토콜 88
1. 네트워크 측면의 프로토콜 88
2. Star/Mesh 구조적 프로토콜 90
3. Star/Mesh 상위 구조 92
제4절 Star/Mesh 혼합형 OCN 구성 IP 93
1. Mesh 용 MNI (Master Network Interface) 94
2. Mesh 용 SNI(Slave Network Interface) 100
3. Mesh 용 UP Sampler 103
4. Mesh 용 Down Sampler 104
5. Mesh 용 Switch 105
6. Star/Mesh Bridge 107
7. Star/Mesh Topology 연결 관계 108
제5절 Star/Mesh 혼합형 OCN 플랫폼 111
1. SystemC TLM 모델 111
2. SystemC CLM 모델 122
3. DEVS 모델 127
제6절 SystemC 합성 140
1. FORTE의 환경 140
2. 코딩 가이드 라인 144
제4장 APPLICATION-SPECIFIC OCN 기반 설계 환경 개발 149
제1절 스타형 온칩 네트워크 컴파일러 151
1. 기존 연구 현황 154
2. 설계 방법론 157
3. 실험 결과 176
참고 문헌 182
제2절 스타/메쉬형 온칩 네트워크 컴파일러 184
1. 스타/메쉬형 온칩 네트워크 합성 알고리즘 187
2. 실험 결과 195
제3절 OCN 기반 통합 설계 환경 197
제5장 고성능 REGULAR-TOPOLOGY OCN 개발 203
제1절 Regular Topology OCN 시뮬레이터 개발 205
1. Regular Topology 시뮬레이터 연구 206
2. Regular Topology 시뮬레이터 연구 II (v3.0) 213
3. 시뮬레이션 적용 사례 연구 I : IEEE 802.11n PHY 219
4. 시뮬레이션 적용 사례 연구 II : IEEE 802.11n MAC 221
참고 문헌 223
제2절 Regular Topology OCN 설계 224
1. OCN 구조설계 224
2. OCN RTL 시뮬레이션 및 에뮬레이션 235
제6장 OCN 응용 시스템 개발 241
제1절 온칩 네트워크 기반 H.264 디코더 개발 243
1. H.264 디코더 개요 및 데이터 통신량 분석 243
2. 버스 기반 H.264 디코더 246
3. 온칩 네트워크 기반 H.264 디코더 248
4. 설계 결과 비교 252
제2절 온칩 네트워크 기반 다채널 H.264 디코더 개발 254
1. 온칩 네트워크 기반 다채널 H.264 디코더 개발 256
2. 다채널 H.264 디코더 응용 시스템 개발 258
제7장 결론 263
표 1-1. 고성능 멀티미디어 휴대 단말의 데이터 Bandwidth 28
표 2-1. H.264 디코더를 위한 메모리 맵 71
표 2-2. OCN 기반 H.264 디코더 FPGA 합성 결과 71
표 2-3. MB 단위 Pipeline Scheduling 72
표 2-4. AMBA와 OCN에 의한 성능 분석 79
표 2-5. 4-beat burst transfer/LLI transfer를 고려한 실험 결과 79
표 2-6. OCN 기반 Pipeline Scheduling 80
표 2-7. OCN compiler topology에 의한 실험 결과 82
표 2-8. OCN 기반H.264 디코더의 성능 분석 결과 83
표 4-1. 생성된 온칩 네트워크의 면적 비교 179
표 5-1. TraNSIM과 RTL의 복잡도 비교 213
표 5-2. TraNSim의 진화 과정 214
표 5-3. TraNSim이 지원하는 프로토콜 215
표 5-4. 패킷 클래스의 내용 216
표 5-5. OCP 인터페이스 블록 합성 결과 234
표 5-6. OCP 인터페이스 신호 내역 235
표 6-1. H.264 디코더 기능 블록 비교 244
표 6-2. H.264 디코더의 데이터 통신량 분석 표 246
표 6-3. Y/UV 프레임 메모리를 분리한 H.264 디코더 데이터 전송 248
표 6-4. H.264 디코더 구조별 성능 비교 [ms] @27MHz 252
그림 1-1. 설계 복잡도와 설계 생산성의 관계 27
그림 1-2. 온칩 네트워크 SoC 플랫폼 구조 예 29
그림 1-3. 온칩 네트워크 구성 요소 29
그림 1-4. 대용량 데이터 트래픽 요구 30
그림 1-5. 온칩 버스와 온칩 네트워크 전력소모 비교 31
그림 1-6. 온칩 버스와 온칩 네트워크 통신 구조 비교 32
그림 1-7. Star 형 온칩 네트워크 구조 33
그림 1-8. 연구개발 추진 체계 36
그림 2-1. OCN의 시스템 구성 41
그림 2-2. 온칩 네트워크의 packet 구성 43
그림 2-3. Routing Information 처리 과정 44
그림 2-4. MNI의 Pin Interface 45
그림 2-5. MNI Read operation의 Timing Diagram 47
그림 2-6. MNI write operation의 Timing diagram 47
그림 2-7. SNI의 Pin Interface 48
그림 2-8. SNI read operation의 Timing diagram 49
그림 2-9. SNI write operation의 Timing diagram 50
그림 2-10. UPS의 Pin Interface 51
그림 2-11. UPS의 Timing diagram 51
그림 2-12. DNS의 Pin Interface 52
그림 2-13. DNS의 Timing Diagram 53
그림 2-14. Switch의 Pin Interface 54
그림 2-15. Switch의 내부 Pin Interface 55
그림 2-16. Inport 블록 다이어그램 56
그림 2-17. Inport 타이밍도 56
그림 2-18. Arbiter 타이밍도(티이밍도) 57
그림 2-19. AHB2MNl의 Pin Interface 58
그림 2-20. AHB2MNl의 Read/Write Protocol 59
그림 2-21. AHB2MNl의 블럭다이어그램 60
그림 2-22. AHB2SNl의 Pin Interface 60
그림 2-23. AHB2SNl의 Read/Write Protocol 61
그림 2-24. AHB2SNl의 블럭다이어그램 62
그림 2-25. Star형 OCN 기반 H.264 디코더 개발 63
그림 2-26. 온칩 네트워크 인터페이스 구조 65
그림 2-27. OCN과 AHB의 burst 전송 프로토콜 67
그림 2-28. OCN과 AHB의 사이의 1 cycle 지연 시간 발생 67
그림 2-29. OCN과 AHB의 사이의 1 cycle 지연 시간 제거 68
그림 2-30. OCN2OCN Bridge 구조 68
그림 2-31. OCN2OCN bridge 하드웨어 구조 69
그림 2-32. Stream 단위의 데이터 전송 73
그림 2-33. Stream 단위의 데이터 전송의 파형도 74
그림 2-34. MB 단위 단위의 데이터 전송 75
그림 2-35. MB 단위의 데이터 전송의 파형도 75
그림 2-35. 영상데이터 저장하는 SDRAM 구조 76
그림 2-37. AMBA기반 H.264 디코더의 MB 단위 스케줄링 78
그림 2-38. OCN기반 H.264 디코더의 MB 단위 스케줄링 78
그림 2-39. OCN 컴파일러 topology를 이용한 H.264 구현 81
그림 2-40. OCN_V100과 OCN_V110의 OCN 구조 82
그림 3-1. star/mesh 토폴로지의 필요성 88
그림 3-2. 스타와 메쉬 프로토콜 88
그림 3-3. 전송 단위의 구분 89
그림 3-4. 스타 메쉬 토폴로지 구조적 역할 91
그림 3-5. 스타 메쉬 OCN 토폴로지 구성도 92
그림 3-6. 스타 메쉬 토폴로지 전체 구성 모듈 93
그림 3-7. MNI 인터페이스 94
그림 3-8. MNI와 IP Wrapper 95
그림 3-9. UPS, DNS, SW와의 관계 및 Star Packet 구조 97
그림 3-10. Mesh 패킷 구조 98
그림 3-11. MNI→UPS→SW의 Forward 방향 시그널 98
그림 3-12. SW→DNS→MNI의 Backward 방향 시그널 99
그림 3-13. Mesh SNI 100
그림 3-14. SNI와 IP Wrapper 관계 101
그림 3-15. Read Operation 101
그림 3-16. Write Operation 102
그림 3-17. UP Sampler 103
그림 3-18. Down Sampler 104
그림 3-19. 스위치 인터페이스 105
그림 3-20. 스위치 인터페이스 flow control 105
그림 3-21. 스위치 내부 구조 106
그림 3-22. Switch 프로세서 106
그림 3-23. Star/Mesh Bridge 107
그림 3-24. 스타 메쉬 온칩네트워크 연결관계 109
그림 3-25. Star/Mesh OCN 전체 버퍼 구조 110
그림 3-26. TLM switch를 이용한 3×3 star mesh 구조 111
그림 3-27. 3×3 switch 내부 구조도 112
그림 3-28. OSCI TLM1.0 tlm_transport_channel 개념도 112
그림 3-29. OCN 용 request packet, response packet 개념도 113
그림 3-30. OCN 용 request flit, response flit 개념도 115
그림 3-31. OCN 용 TLM traffic generator 모듈 개념도 116
그림 3-32. Packet to flit 모듈 개념도 117
그림 3-33. OCN 용 router 모듈 개념도 119
그림 3-34. OCN 용 arbiter 모듈 개념도 119
그림 3-35. 3×3 star mesh latency 분포 120
그림 3-36. 3×3 star mesh throughput 121
그림 3-37. star/mesh 토폴로지 온칩 네트워크 122
그림 3-38. 스케줄 파일 생성과정 123
그림 3-39. OCN 컴파일러의 맵핑 결과 124
그림 3-40. Buffer size에 따른 Average Latency 125
그림 3-41. 동일한 스타 스위치 내로의 패킷 전송 의존률에 따른 평균 Latency 126
그림 3-42. 상속을 이용한 컨버터 클래스들 131
그림 3-43. 프로토콜 컨버터 구조 131
그림 3-44. 컨버터의 동작 132
그림 3-45. 패킷의 상속성 133
그림 3-46. UPS 모델 133
그림 3-47. DNS 모델 134
그림 3-48. 브리지 모델 135
그림 3-49. 스타스위치 모델 135
그림 3-50. Mesh Switch 모델 136
그림 3-51. Star-Mesh 스위치 구조 138
그림 3-52. 단순한 IP 모델 139
그림 3-53. System Design Flow 140
그림 3-54. FORTE 합성과정 141
그림 3-55. 프로젝트 생성 142
그림 3-56. FORTE 코딩 구조 144
그림 3-57. FORTE 레퍼런스 소스코드 145
그림 4-1. 멀티미디어 응용 설계의 통신 패턴 예 153
그림 4-2. 온칩 네트워크 합성 단계 158
그림 4-3. Traffic Graph 예 159
그림 4-4. (그림 4-3)예제의 통신 스케듈링 결과 159
그림 4-5. (그림 4-4)의 통신 스케듈에서 추출된 Conflict Path List 160
그림 4-6. Contention-Free 이진 트리 생성 알고리즘 162
그림 4-7. (그림 4-6)의 Conflict Node List로부터 생성된 Conflict Node Graph 163
그림 4-8. (그림 4-7)의 Conflict Node Graph의 완전 그래프 163
그림 4-9. Conflict Node Graph에서 생성된 Non-conflict Graph 164
그림 4-10. Traffic Graph와 Non-conflict Graph의 AND 연산 결과 164
그림 4-11. 노드(2,3)의 clustering 후 Traffic Graph의 update 결과 165
그림 4-12. Conflict Path List의 update 166
그림 4-13. (그림 4-12)의 Traffic Graph에 대하여 (그림 4-6)의 알고리즘을 적용하여 모든 node들을 clustering 하는 과정 166
그림 4-14. Clustering 결과의 이진 트리 생성 167
그림 4-15. 트리 최적화를 위한 노드 병합 방법 169
그림 4-16. 노드 병합을 이용한 트리 최적화 알고리즘 170
그림 4-17. Greedy 최적화 기법을 이용한 성능 최적화 알고리즘 172
그림 4-18. Greedy 최적화 기법을 이용한 임계 경로 지연시간의 최소화 173
그림 4-19. Greedy 최적화 과정 예제 174
그림 4-20. 온칩 네트워크의 HDL 코드 생성 175
그림 4-21. 스타형 온칩 네트워크 컴파일러 177
그림 4-22. H.264 Decoder의 구조 178
그림 4-23. NS2 시뮬레이터를 이용한 Regular Topology와의 성능 비교 178
그림 4-24. H.264 Decoder 설계에 적용한 성능 검증 예 180
그림 4-25. Crossbar Switch의 구조 비교 181
그림 4-26. 스타 구조 온칩 네트워크 185
그림 4-27. 2D 메쉬 구조의 온칩 네트워크 185
그림 4-28. 메쉬 네트워크에 직접 연결된 IP 코어 186
그림 4-29. Dynamic Programming 기법을 이용한 Star 네트워크 분할 알고리즘 190
그림 4-30. 스타 네트워크에 추가의 메쉬 스위치와 링크를 할당하는 경우 194
그림 4-31. 인접한 스타 스위치들 간에 직접 링크를 할당한 경우 194
그림 4-32. 4채널 H.264 디코더용 온칩 네트워크 합성 결과 196
그림 4-33. OCN 기반 SoC 통합 설계 환경 197
그림 4-34. H.264 디코더 Reference C 코드 내의 모듈간 상호 통신 구조 198
그림 4-35. SystemC Wrapper, TLM 채널과인 라우터를 이용하여 (그림 4-34)의 Reference 코드를 SystemC로 변환한 결과 198
그림 4-36. 파이프라인 스케듈러 199
그림 4-37. OCN 기반 통합 설계 환경 200
그림 4-38. 웹 기반 클라이언트/서버 설계 환경 201
그림 4-39. 토폴로지 편집기 201
그림 5-1. TraNSim을 이용한 시뮬레이션 과정 206
그림 5-2. TraNSim v2.0의 구조 208
그림 5-3. 패킷 헤더 구조 209
그림 5-4. 플릿 폭 변환 예 210
그림 5-5. OCP와 tlm_transport_if의 대응 관계 210
그림 5-6. TraNSim의 통신 프로토콜 211
그림 5-7. TraNSim의 동작 예 212
그림 5-8. 시뮬레이션 속도 비교 213
그림 5-9. TraNSim의 구조 215
그림 5-10. 패킷 전달 예 217
그림 5-11. NoC 패킷 클래스의 상속 관계 218
그림 5-12. 시간 지연 모델 (D : data, H : header, F : flit) 218
그림 5-13. IEEE 802.11n PHY 수신기의 블록도 219
그림 5-14. SW/HW 분할된 코어 그래프 220
그림 5-15. 시뮬레이션 사례 220
그림 5-16. IEEE 802.11n MAC의 블록도 221
그림 5-17. 코어 그래프 222
그림 5-18. CCMP throughput 223
그림 5-19. 3×3 Mesh OCN 블록도 225
그림 5-20. 패킷 포멧 기본 구조 226
그림 5-21. BE Single 패킷 포멧 기본 구조 227
그림 5-22. BE Burst 패킷 포멧 기본 구조 227
그림 5-23. special BE 패킷 포맷(SetUp packet) 228
그림 5-24. special BE 패킷 포맷(TearDown packet) 228
그림 5-25. special BE 패킷 포맷(AckSetUp packet) 228
그림 5-26. BE 패킷 통신 예 229
그림 5-27. GT 패킷 통신 예 230
그림 5-28. 라우터 상위 구조 개념도 231
그림 5-29. 매트릭스 arbiter 블록도 232
그림 5-30. NI slave 블록도 233
그림 5-31. NI 상태도(NI master 하위방향(Downstream)) 234
그림 5-32. OCN 시뮬레이션 결과 236
그림 5-33. 마이크로블레즈 CPU 한 개를 이용한 에뮬레이션 블록도 237
그림 5-34. 호스트 PC에 전송된 H.264 디코딩 프레임 결과 237
그림 5-35. 다중 마이크로블레즈 기반 H.264 디코더 MPSoC 블록도 239
그림 5-36. flag bit 기법을 이용한 두 IP간 메모리 sharing 240
그림 5-37. mutex 기법을 이용한 두 IP간 메모리 sharing 240
그림 6-1. H.264 디코더 구조 244
그림 6-2. 단일 버스를 사용한 H.264 디코더 SoC 구조 245
그림 6-3. Dual-Bus 구조의 H.264 디코더 SoC Platform (Dual) 247
그림 6-4. 개선된 Dual-Bus 구조 (Dual-1) 247
그림 6-5. 제어 버스와 온칩 네트워크를 이용한 SoC 구조 249
그림 6-6. 제어 버스와 온칩 네트워크를 이용한 SoC의 상세 구조 (OCN) 250
그림 6-7. Triple-bus 구조의 SoC Platform (Triple) 251
그림 6-8. 4 채널 H.264 디코더 개념도 254
그림 6-9. 4 채널 QVGA 디코딩 화면 255
그림 6-10. 4 채널 CIF 디코딩 결과 화면 255
그림 6-11. Star 형 OCN 기반 다채널 H.264 디코더 구조 256
그림 6-12. 4 개의 코어를 이용한 다채널 H.264 디코더 257
그림 6-13. 4 채널 VGA 디코딩 예 257
그림 6-14. 다채널 H.264 디코더 응용 시스템 개념도 259
그림 6-15. 다채널 H.264 디코더 부분 구조도 259
그림 6-16. 다채널 H.264 디코더 응용 보드 구조도 260
그림 6-17. 다채널 H.264 응용 보드 배치도 261
그림 6-18. 응용시스템 동작 예 262
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