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표제지
인사말씀 / 양승택
제출문
요약문
SUMMARY
Contents
목차
제1장 서론 52
제2장 단위공정 기술연구 56
제1절 서론 56
제2절 단위공정기술 연구 58
1. 미세패턴형성 기술 연구 58
2. 식각기술연구 84
3. 배선 기술 연구 114
4. 절연막 기술 및 평탄화 127
5. 비정질/다결정 실리콘 규소막의 저항 특성연구 138
제3절 ASIC 수율관련 공정지원 업무 158
1. 사진전사 particle 개선 158
2. 박막증착공정의 particle 개선 166
제4절 결론 176
제3장 ASIC 공정기술 182
제1절 서론 182
제2절 ASIC 공정기술 개발 183
1. 서론 183
2. 0.8㎛ CMOS ASIC 공정기술 184
3. ASIC 후공정 기술 195
4. SOG(Sea Of Gates) 원판개발 204
5. 결론 218
제3절 아날로그 CMOS 공정기술 개발 219
1. 서론 219
2. 수동소자 공정 개발 220
3. 아날로그 CMOS 공정기술 235
4. 아날로그 IC 제작 244
5. 결론 252
제4절 결론 253
제4장 ASIC 생산기술연구 258
제1절 서론 258
1. 연구목표 258
2. 연구추진계획 258
3. 연구결과의 개요 259
제2절 ASIC 공정운용 260
1. ASIC 생산기술 재현성 연구 261
2. ASIC 지원현황 270
제3절 연구장비 및 시설운용 273
1. 연구장비 운용유지 273
2. 반도체 지원시설 운영 306
3. 원·부자재 관리 312
제4절 결론 317
제5장 시험분석기술 개발 320
제1절 서론 320
제2절 전기적특성분석 321
제3절 불량원인분석 333
제4절 결론 350
제6장 결론 및 건의사항 354
(표 2-1) I.R 공정의 종류 65
(표 2-2) 실험종류별 적용 공정기술 및 시편, 레지스트 71
(표 2-3) 공정기술별 적용 공정단계 및 적용장비 72
(표 2-4) Pillar 형성을 위한 photo 및 식각 공정 조건 116
(표 2-5) 성장 온도에 따른 평균 grain의 비교 141
(표 2-6) 성장 온도별 실리콘 규소막의 증착속도 특성 145
(표 2-7) 비정질/다결정 실리콘박막의 공정조건 변화에 따른 면저항값 156
(표 2-8) 감광막의 종류별 발생된 particle 수 164
(표 2-9) Bottle 종류 및 cleaning 여부에 따른 발생 된 particle 수 164
(표 2-10) 적용장비 및 공정종류에 따른 발생된 particle 수 164
(표 3-1) 0.8㎛ CMOS 소자 규격 184
(표 3-2) 0.8㎛ CMOS ASIC 주요 설계 규칙 185
(표 3-3) 0.8㎛ CMOS ASIC 공정순서 187
(표 3-4) 0.8㎛ CMOS ASIC 소자의 전기적 특성 192
(표 3-5) 2층 금속배선 공정 순서 196
(표 3-6) 접촉저항 특성 200
(표 3-7) 면저항 특성 201
(표 3-8) Capacitance 202
(표 3-9) 산화막 두께 202
(표 3-10) Compass Cell library 종류 및 특성 205
(표 3-11) EGT350/EGT353 Library Gate Arrays(1.0㎛ SOG) 206
(표 3-12) EGC450/EGC453 Library Gate Arrays(0.8㎛ SOG) 207
(표 3-13) Data tooling Spec. for 1.0㎛ Base Array 208
(표 3-14) Data tooling Spec. for 0.8㎛ Base Array 209
(표 3-15) 1.0㎛ SOG 원판제작을 위한 data tooling file 210
(표 3-16) 0.8㎛ SOG 원판제작을 위한 data tooling file 211
(표 3-17) Frame Data 구성 항목 및 내용 212
(표 3-18) 산화막의 두께와 용량(캐패시터 크기; 400㎛ x 400㎛) 232
(표 3-19) 산화막 두께에 따른 절연파괴전압 및 전장(캐패시터 크기;... 234
(표 3-20) 0.8㎛ 아날로그 CMOS 소자의 전기적 특성 요약 243
(표 3-21) 제작된 test vehicle 요약 244
(표 3-22) 제작된 IC 요약 250
(표 4-1) '95 ASlC run 수행현황 270
(표 4-2) 1.0㎛ CMOS SOG 후공정 지원 현황 272
(표 4-3) 0.8㎛ CMOS SOG 후공정 지원 현황 272
(표 4-4) 주요장비별 ASlC 공정 처리량 추이 276
(표 4-5) 주요장비별 ASIC Run 수행가능량 대비 작업량 277
(표 4-6) 전장비 동시가동시 소요인력 278
(표 4-7) '95년 1/4분기 주요장비 운영현황 281
(표 4-8) '95년도 1/4분기 Run 수행 현황 282
(표 4-9) '95년 2/4분기 주요장비 운영현황 283
(표 4-10) '95년도 2/4분기 Run 수행 현황 284
(표 4-11) '95년 3/4분기 주요장비 운영현황 285
(표 4-12) '95년도 3/4분기 Run 수행 현황 286
(표 4-13) '95년도 4/4분기 Run 수행 현황 287
(표 4-14) '95년도 Run 수행 현황 288
(표 4-15) '95년도 화합물 반도체 소자별 작업수행 현황 291
(표 4-16) '95년도 화합물 반도체 월별 run 수행 현황 292
(표 4-17) '95 년도 화합물 반도체 실험 목적별 run in/out 비율 293
(표 4-18) 실리콘 공정장비 수리시간 및 가동율 300
(표 4-19) 실리콘 공정장비 고장유형별 분석표 301
(표 4-20) 화합물 공정장비 수리시간 및 가동율 303
(표 4-21) 화합물 공정장비 고장유형별 분석표 304
(표 4-22) '95년도 공조/유티리티 사용현황 306
(표 4-23) '95년도 월별 전력 사용현황 307
(표 4-24) '95년도 월별 도시가스 사용현황 308
(표 4-25) '95년도 월별 액체질소(LN₂) 사용현황 309
(표 4-26-1) '95년도별 반도체실험실 안전시설 보완 내용 310
(표 4-26) 년도별 반도체 시설 보완 311
(표 4-27) '95년도 원, 부재료 사용통계 314
(표 4-28) '95년도 부서별 웨이퍼 사용현황 315
(표 5-1) 입출력 신호에 대한 분석 방법 323
(표 5-2) TX 부분의 주요 시험규격 325
(표 5-3) RX 부분의 주요 시험규격 328
(표 5-4) 시료에 따라 가장 빈도 높게 측정된 IDDs 범위 334
(표 5-5) IDDs에 영향을 미칠수 있다고 예측되는 변수 335
(그림 2-1) 광 리소그라피기술에서의 해상력 향상 기술 59
(그림 2-2) Normal 공정과 CEL 공정의 레지스트 프로파일 특성 62
(그림 2-3) CEL 공정에서 광퇴색층의 광화학 반응도 64
(그림 2-4) Normal 공정과 형상반전공정의 레지스트 프로파일 특성 66
(그림 2-5) Image reversal 공정의 광화학 반응도 68
(그림 2-6) Normal공정과 TARC공정에서 레지스트내의 광경로 특성 70
(그림 2-7) 공정기술별 0.6 ㎛ L/S 레지스트 프로파일(on Polysilicon) 74
(그림 2-8) 형상반전공정에서 적용박막에 따른 레지스트... 77
(그림 2-9) polysilicon 박막상에서의 공정기술별 레지스트 형상 78
(그림 2-10) BPSG OX 박막상에서의 공정기술별 Hole 형상 80
(그림 2-11) TiW / Al 박막상에서의 공정기술별 레지스트 형상 82
(그림 2-12) N₂ 가스 유량비에 대한 AlSi 막의 식각속도와... 90
(그림 2-13) N₂ 가스 유량비에 대한 PR 및 TEOS의 식각 선택비 90
(그림 2-14) N₂ 가스 유량비에 대한 AlSi막의 식각 단면 프로파일 94
(그림 2-15) Cl₂ 가스 유량비에 대한 AlSi 막의 식각속도와... 96
(그림 2-16) Cl₂ 가스 유량비에 대한 PR 및 TEOS의 식각 선택비 96
(그림 2-17) Cl₂ 가스 유량비에 대한 AlSi 막의 식각 단면 프로파일 98
(그림 2-18) RF power 에 대한 AlSi막의 식각속도와 식각속도 균일도 101
(그림 2-19) RF power 에 대한 PR 및 TEOS 의 식각 선택비 101
(그림 2-20) 반응로 압력에 대한 AlSi막의 식각속도와 식각속도 균일도 102
(그림 2-21) 반응로 압력에 대한 PR 및 TEOS의 식각 선택비 102
(그림 2-22) 반응로 압력에 대한 AlSi막의 식각 단면 프로파일 103
(그림 2-23) BCl₃/SF₆ gas composition ratio 에 따른 TiW의 식각속도... 106
(그림 2-24) BC1₃/SF₆가스 구성비의 변화에 따른 TiW 식각단면의 SEM상 107
(그림 2-25) BCl₃/SF₆ 가스 조성에 대한TEOS 및 photoresist... 110
(그림 2-26) TiW막의 ESCA wide scan 분석 110
(그림 2-27) As-received TiW의 narrow scan 분석 112
(그림 2-28) BCl₃/SF₆ 가스 혼합비에 따른 atomic %변화 113
(그림 2-29) F ls narrow scan 분석 113
(그림 2-30) 배선 공정 순서도 118
(그림 2-31) CEL 방식 적용 여부에 따른 감광막 profile 119
(그림 2-32) 금속 식각 후의 pillar etch profile 119
(그림 2-33) Pillar 형성 SEM 사진(via string pattern-5000 ea) 120
(그림 2-34) 평탄화 공정 후의 단면 SEM 사진 123
(그림 2-35) 층간절연막 증착 후의 1층 금속 및 pillar... 124
(그림 2-36) 압력의 변화에 따른 PE-Oxide 와 SOG 박막의... 125
(그림 2-37) SOG 평탄화 공정 및 2nd metal 증착 후의 금속... 125
(그림 2-38) 아르곤 스퍼터링시의 RF power 에 대한... 130
(그림 2-39) MSSP 산화막 및 종래의 PE-Oxide의... 130
(그림 2-40) MSSP 방식으로 얻은 실리콘 산화막의 온도... 132
(그림 2-41) MSSP 실리콘 산화막의 gap filling 특성 133
(그림 2-42) 감광막 etch-back에 의한 평탄화 특성 135
(그림 2-43) MSSP 산화막의 CMP 평탄화 공정하기 전 후의... 136
(그림 2-44) CMP 공정을 하고 난 후의 2층 금속 배선 의... 136
(그림 2-45) CMP 공정 전 후의 실리콘 산화막 표면의... 137
(그림 2-46) MSSP 실리콘 산화막의 표면 morphology 137
(그림 2-47) As depsoition 상태의 비정질 규소막의... 146
(그림 2-48) As depsoition 상태의 비정질규소막의... 147
(그림 2-49) 열처리후의 성장된 다결정 규소막의 TEM 사진 148
(그림 2-50) 증착온도별 불순물에 의한 면저항 특성 150
(그림 2-51) 불순물에 따른 면저항 특성 151
(그림 2-52) ion implant dose 량에 따른 면저항 특성 152
(그림 2-53) ion implant dose 량에 따른 면저항 특성 153
(그림 2-54) 열처리 방법에 따른 면저항 특성 154
(그림 2-55) RTA 열처리 효과에 의한 면저항 특성 155
(그림 2-56) 현미경 검사방법 161
(그림 2-47) 레지스트 particle 형태 162
(그림 2-48) Nitride particle 의 SEM 사진 168
(그림 2-59) 광학현미경의 dark filter 에서 관찰한... 170
(그림 2-60) 광학현미경의 dark filter 에서 관찰된... 171
(그림 2-61) Poly silicon film 의 particle 형상 SEM 사진 173
(그림 2-62) 현미경에서 관찰된 BPSG oxide film 의 particle 175
(그림 3-1) nMOSFET 전류-전압 특성 193
(그림 3-2) pMOSFET 전류-전압 특성 194
(그림 3-3) EGC400278 Base array 및 Back-end Reticle 구성도 214
(그림 3-4) EGC400186 Base array 및 Back-end Reticle 구성도 215
(그림 3-5) EGC400122 Base array 및 Back-end Reticle 구성도 216
(그림 3-6) EGT3000010 Base array 및 Back-end Reticle 구성도 217
(그림 3-7) 두께가 2000Å인 다결정실리콘의 표면 SEM 사진 222
(그림 3-8) 두께가 3800Å인 다결정실리콘의 표면 SEM 사진 224
(그림 3-9) 온도 변화에 따른 전류에 대한 다결정실리콘의 면저항 특성... 225
(그림 3-10) 단일 공정으로 제작한 다결정 실리콘 저항소자의 온도 변화에... 227
(그림 3-11) 혼합 공정으로 제작한 다결정실리콘 저항소자의 온도 변화에... 227
(그림 3-12) 온도 변화에 대한 규격화한 다결정실리콘의 면저항 변화율 228
(그림 3-13) 다양한 공정조건에 따른 다결정실리콘의 (a) 면저항 및... 230
(그림 3-14) TEOS 산화막 다결정실리콘 캐패시터의 전류-전압 특성 233
(그림 3-15) 개략적인 0.8㎛ 아날로그 CMOS 공정의 흐름도 236
(그림 3-16) Active 상에서의 1.2㎛ 의 게이트 측벽에 대한 SEM 측정사진 238
(그림 3-17) 0.8㎛ 아날로그 CMOS 소자의 단면도 237
(그림 3-18) 채널의 boron 이온주입량에 대한 n-MOSFET 및... 239
(그림 3-19) n-well의 phosphorus 이온 주입량에 대한 n-MOSFET 및 p-... 240
(그림 3-20) 게이트 길이 변화에 대한 n-MOSFET의 Vt 특성 242
(그림 3-21) 게이트 길이 변화에 대한 p-MOSFET의 Vt 특성 242
(그림 3-22) AC9502 test vehicle 구성도 245
(그림 3-23) AC9502 test vehicle CAD data 246
(그림 3-24) 3.3 V ADC IC 칩 사진 248
(그림 3-25) IMA 1.0 IC 칩 사진 248
(그림 3-26) 622Mbps Tx IC 칩 사진 249
(그림 3-27) 155Mbps optical reciever IC 칩 사진 249
(그림 4-1) Run별 게이트산화막 두께변화 263
(그림 4-2) Run별 필드산화막 두께변화 263
(그림 4-3) Run별 다결정실리콘 박막두께 변화 265
(그림 4-4) 포클도우핑후 다결정실리콘의 Run별 면저항 변화 265
(그림 4-5) Run별 실리콘 질화막 두께변화 267
(그림 4-6) Run별 SOG절연막의 열처리 전, 후 두께변화 269
(그림 4-7) E-bcam source 사용분포 294
(그림 4-8) Thermal evaporator source 사용분포 295
(그림 4-9) 실리콘실험실 공정장비 302
(그림 4-10) 화합물 실험실 공정장비 305
(그림 4-11) 재고재료 분야별 불출현황 316
(그림 4-12) '95년도 월별 발주 및 입고 빈도 316
(그림 5-1) IMA1.0 소자의 입출력 신호 322
(그림 5-2) TX 부분시험구조 324
(그림 5-3) RX 부분시험구조 327
(그림 5-4) TX입력이 최대로 인가된 경우의 TX출력파형 330
(그림 5-5) (그림 5-4)의 신호를 RX에 인가한 경우 LPF 출력파형 330
(그림 5-6) RX 출력에 DAC를 연결한 후의 DAC 출력파형 331
(그림 5-7) TX 입력에 Pseudo random 데이터가 인가된 경우 TX 출력스펙트럼 332
(그림 5-8) (그림 5-7)의 신호를 RX 입력에 입력한 경우 LPF 출력스펙트럼 332
(그림 5-9) IDDs 분포도 341
(그림 5-10) Short pattern ; M1, M2 layer 344
(그림 5-11) Open test pattern; M1, M2 layer 344
(그림 5-12) 단면가공된 contact 의 SEM 사진 349
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