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표제지

국문요약

ABSTRACT

목차

제1장 서론 14

제2장 컴퓨터 생성 홀로그램 18

2.1. CGH 알고리즘 18

2.2. 병렬화 수식 19

2.3. 병렬화 방법 22

제3장 제안하는 하드웨어 구조 24

3.1. 전체 하드웨어 구조 및 동작 24

3.2. 세부 하드웨어 구조 및 동작 25

3.2.1. 입력 인터페이스 구조 및 동작 25

3.2.2. 좌표항 연산기 구조 및 동작 27

3.2.3. 화소항 연산기 구조 및 동작 28

3.2.4. 출력 인터페이스 구조 및 동작 29

제4장 시스템 모델 31

4.1. 시스템 모델 31

4.2. 메모리 접근 방법 33

제5장 구현 결과 및 실험 결과 35

5.1. 구현 결과 35

5.2. 병렬화 방법 41

5.3. 자원량 43

5.4. 메모리 접근 방법 45

제6장 결론 47

참고문헌 48

표목차

표 5-1. 메모리 접근 량의 비교 42

표 5-2. 연산기 자원 량 비교 43

그림목차

그림 2-1. 병렬화 방법 23

그림 3-1. 제안하는 하드웨어의 전체적인 구조 24

그림 3-2. 입력 데이터 포맷 25

그림 3-3. 입력 인터페이스의 구조 26

그림 3-4. 좌표항 연산기의 구조 27

그림 3-5. 좌표항 연산기의 타이밍도 27

그림 3-6. 화소항 연산기의 구조 28

그림 3-7. 화소항 연산기의 타이밍도 28

그림 3-8. 라인 버퍼의 구조 30

그림 4-1. AXI 프로토콜 전송 예 31

그림 4-2. AXI 신호 생성을 위한 모델 32

그림 4-3. DRAM 접근 원리 34

그림 4-4. 2D에서 1D로의 메모리 주소 맵핑 34

그림 5-1. 홀로그램 연산기의 시뮬레이션 결과 36

그림 5-2. 홀로그램 생성 후 복원한 영상의 예 37

그림 5-3. 호스트-FPGA 통신을 위한 호스트 인터페이스 38

그림 5-4. 호스트-FPGA 통신을 위한 FPGA 인터페이스 39

그림 5-5. FPGA 검증을 위한 GUI 40

그림 5-6. 병렬 셀의 개수에 따른 자원 량 비교 44

그림 5-7. 홀로그램 화소값을 저장하기 위한 Activation 수 46

그림 5-8. 광원 데이터를 로드하기 위한 Activation 수 46

초록보기

 본 논문에서는 방대한 양의 연산을 필요로 하는 디지털 홀로그램을 고속으로 생성할 수 있는 하드웨어의 구조를 제안하고 이를 구현한다. 제안한 하드웨어는 홀로그램을 블록 단위로 분할하여 병렬 연산을 수행할 수 있는 구조를 갖고 있고, 각 화소를 독립적으로 계산할 수 있다. 이 하드웨어는 많은 자원을 필요로 하는 곱셈 연산을 좌표 항으로 이항시키고, 좌표 항의 연산 결과를 화소 항의 입력으로 받아 각 홀로그램 화소를 연산하는 구조를 가지고 있다. 또한 연산 방법에 있어서 각 광원이 모든 화소에 미치는 영향을 계산하는 방식(광원-기반 연산 방식)에서 모든 광원이 특정 화소에 미치는 영향을 계산하는 방식(화소-기반 연산 방식)을 택한다.

곱셈 연산을 좌표 항으로 옮김에 따라 상대적으로 많은 재원을 필요로 하는 곱셈기의 양을 줄여 전체적인 자원 량을 이전 연구에 비해 대폭 줄일 수 있었으며, 이전 연구에 문제가 되었던 메모리 접근 량을 화소-기반 연산방식으로 대폭 감소시켰다. 또한 시스템 모델을 만들어 다른 모듈과 동시에 홀로그램 생성기가 사용될 경우 메모리 접근 방법에 따른 지연시간을 분석하여 저지연 메모리 접근방법을 구하였다. 제안한 하드웨어는 입력 인터페이스, 좌표 항 연산기, 화소 항 연산기, 출력 인터페이스로 구성하고 이전 연구의 하드웨어와 동일한 처리 능력을 가지면서 곱셈의 자원량은 80% 감소하고, 메모리 접근 횟수는 약 20,000배 감소시킬 수 있었다.