국문목차
표제지=0,1,4
감사의 글=0,5,1
요약=0,6,1
목차=i,7,1
그림차례=ii,8,1
표차례=iii,9,1
제I장 서론=1,10,2
제II장 이론적 배경=3,12,1
2.1 EEPROM의 동작원리=3,12,9
2.2 Smart Card Security=12,21,8
2.3 Glitch Attack의 정의=20,29,8
제III장 Glitch Attack과 그에 대한 대응 방법=28,37,1
3.1 Glitch Attack 방지회로의 개요=28,37,4
3.2 Glitch Attack 방지회로의 구현=32,41,9
3.3/(4.3) Glitch Attack 방지회로의 테스트=41,50,4
제IV장 결론=45,54,1
참고문헌=46,55,3
ABSTRACT=49,58,1
그림1. EEPROM의 구조=4,13,1
그림2. Charging the EEPROM Cell=5,14,1
그림3. The EEPROM Cell is charged=6,15,1
그림4. Discharging the EEPROM Cell=6,15,1
그림5. The EEPROM Cell is discharged=7,16,1
그림6. Read Operation=7,16,1
그림7. EEPROM Circuit Block Diagram=9,18,1
그림8. Sense Amplifier Circuit Block Diagram=10,19,1
그림9. EEPROM Read Timing Diagram=11,20,1
그림10. Physical Attack에 대한 구분=12,21,1
그림11. Scrambled Memory와 의 비교=15,24,1
그림12. Scramble 방법의 비교=18,27,1
그림13. User Mode로의 변환 알고리즘의 예=19,28,1
그림14. Glitch Attack System의 구성=21,30,1
그림15. Glitch Attack Pulse=22,31,1
그림17. S3CC9P9의 정상적인 ATR data=23,32,1
그림18. Chip A Glitch Attack 성공(1)=24,33,1
그림19. Chip A Glitch Attack 성공(2)=24,33,1
그림20. Chip A Glitch Attack 성공(3)=25,34,1
그림21. Glitch Attack에 대한 대응 알고리즘=28,37,1
그림22. Glitch Attack 방지회로=32,41,1
그림23. Glitch Attack에 방지회로의 Timing Diagram=36,45,1
그림24. Shift Register를 이용한 Glitch Attack 방지회로=39,48,1
그림25. Chip B의 정상적인 ATR data=41,50,1
그림26. Chip C의 정상적인 ATR data=43,52,1
표1. Fault Attack의 종류=21,30,1
표2. Glitch Attack Pulse의 설명=22,31,1
표3. Chip A에 사용된 Glitch Attack Pulse=23,32,1
표4. Chip A의 ATR Program과 ATR Table=25,34,2
표5. Glitch Attack을 통해 추출된 ROM Code=27,36,1
표6./(표4) Chip B에 사용된 Glitch Attack Pulse(1)=42,51,1
표7./(표5) Chip B에 사용된 Glitch Attack Pulse(2)=42,51,1
표8./(표4) Chip C에 사용된 Glitch Attack Pulse(1)=43,52,1
표9./(표5) Chip C에 사용된 Glitch Attack Pulse(2)=44,53,1