표제지
국문요약
목차
1. 서론 9
2. 초고속 디지털 시스템의 전기적 해석 12
2.1. 전기적 해석을 위한 기생(Parasitic) 성분 13
2.1.1. PCB 전송선로의 저항 성분 13
2.1.2. PCB 전송선로의 인덕턴스 성분 20
2.1.3. PCB 전송선로의 커패시턴스 성분 21
2.2. 전송선로(transmission line) 24
2.2.1. PCB의 전송선로 24
2.2.2. 전류귀환경로(return current path) 25
3. 시스템 레벨에서의 파라미터 추출 및 분석 28
3.1. 시스템 레벨에서의 측정 및 분석의 문제점 28
3.2. 시스템 레벨에서의 파라미터 추출용 보드의 설계 30
3.2.1. 전송선로 파라미터 추출용 보드의 PCB 설계 절차 30
3.2.2. 적층구조(stack-up)의 도출 32
3.2.3. 파라미터 추출용 보드의 PCB 설계 36
3.2.4. 시뮬레이션 프로그램을 이용한 파라미터 추출 41
3.2.5. 전송선로 파라미터 추출용 보드의 제작 46
3.2.6. 전송선로 파라미터 추출용 보드의 측정 48
4. 전송선로의 파라미터를 이용한 분석 51
4.1. 유전손실을 고려한 자재 결정 52
4.2. 도체 손실을 고려한 적층구조 결정 60
5. 결론 73
참고문헌 75
Abstract 82
표 2.1. PCB 트레이스의 폭과 두께에 따른 직류저항 값 16
표 2.2. 실온에서의 매질의 유전상수 23
표 3.1. 1차 제안된 적층 구조의 파라미터 계산 값 36
표 3.2. 2차 제안된 적층 구조의 파라미터 계산 값 43
표 4.1. 초고속 디지털 시스템에서 사용하는 PCB 자재 53
표 4.2. 적층구조와 유전손실의 차이에 따른 눈 패턴(eye diagram) 57
표 4.3. 트레이스의 폭, 두께의 변화에 따른 직류저항(DC resistance) 66
표 4.4. 트레이스의 폭 변화에 따른 눈 패턴(eye diagram) 69
표 4.5. 트레이스의 폭, 두께의 변화에 따른 눈 패턴(eye diagram) 70
표 4.6. 트레이스의 폭의 변화에 따른 주파수 대역별 전송 손실(dB) 72
그림 2.1. 신호의 무결성(Signal Integrity)의 해석 12
그림 2.2. 마이크로스트립 라인(Microstrip Line)의 PCB 단면적 14
그림 2.3. PCB 전송선로의 두께, 폭에 따른 m당 직류저항 17
그림 2.4. 전송선로의 표피 효과(skin effect) 18
그림 2.5. PCB 전송선로의 표피 깊이(60 kHz~ 2 GHz) 19
그림 2.6. PCB 전송선로의 표피 깊이(100 kHz ~ 2 GHz) 20
그림 2.7. 전송선로의 일반적인 등가모델 25
그림 2.8. DC적인 개념의 전류귀환경로 해석 26
그림 2.9. AC적인 개념의 전류귀환경로 해석 26
그림 3.1. PCB업체에서 제작하는 임피던스 측정용 쿠폰 29
그림 3.2. Bare PCB에서의 파라미터 추출 오류 검증실험 29
그림 3.3. 시스템 레벨에서의 PCB 분석, 검증 순서도(flow chart) 31
그림 3.4. 초고속 디지털 시스템의 적층구조 도출 순서도(flow chart) 33
그림 3.5. 디지털신호의 고속화에 따른 적층구조의 변화 34
그림 3.6. 1차 제안된 적층 구조에서 스트립라인의 파라미터 36
그림 3.7. POLAR 社의 임피던스 측정용 프로브 IP-XX/0.04" 38
그림 3.8. POLAR 社의 임피던스 측정용 프로브 IP-XX/0.14" 39
그림 3.9. 파라미터 추출용 프로브의 설계 제안 39
그림 3.10. IPC-2141 Controlled Impedance test board 40
그림 3.11. 전송선로의 파라미터 추출용 보드의 트레이스 구성 41
그림 3.12. 1차 제안된 적층의 스트립라인 TDR 시뮬레이션 42
그림 3.13. 2차 제안된 적층구조의 파라미터 43
그림 3.14. 적층구조 변경에 따른 전송손실 비교 44
그림 3.15. 적층구조 변경에 따른 스트립선로의 TDR 비교 45
그림 3.16. 마이크로스트립과 스트립선로의 전기장 구성 45
그림 3.17. 제작된 전송선로의 파라미터 추출용 보드 46
그림 3.18. PCB 워킹판넬의 파라미터 추출용 보드 위치 47
그림 3.19. 전송선로의 파라미터 측정용 검사장비(probe station) 48
그림 3.20. 전송선로의 파라미터 측정용 VNA 48
그림 3.21. VNA 및 TDR을 이용한 임피던스 측정치 49
그림 3.22. 실 제품과 파라미터 추출용 보드의 TDR 측정 비교 50
그림 4.1. PCB 전송선로의 손실원인 51
그림 4.2. 유전손실율을 조절한 2 Gbps eye diagram 53
그림 4.3. PCB재질에 따른 손실 54
그림 4.4. PCB재질에 따른 손실과 도체의 손실 55
그림 4.5. PCB 재질과 유전손실에 따른 TDR 56
그림 4.6. 재질과 유전손실에 따른 voltage peak to peak 58
그림 4.7. 재질과 유전손실에 따른 voltage jitter 59
그림 4.8. 재질과 유전손실에 따른 time peak to peak 59
그림 4.9. 유전체의 유전손실율이 0.01과 0.015일 때의 eye diagram 60
그림 4.10. 1차 적층구조의 2 Gbps 눈 패턴(eye diagram) 61
그림 4.11. 2차 적층구조의 2 Gbps 눈 패턴(eye diagram) 61
그림 4.12. 적층구조 개선을 통한 임피던스의 개선 63
그림 4.13. PCB의 특성 값을 정의하는 w, t, h, b 파라미터 64
그림 4.14. 주파수에 따른 표피 효과(skin effect)의 영향 64
그림 4.15. 트레이스의 폭, 두께의 변화에 따른 직류저항(DC resistance) 65
그림 4.16. 1 oz에서의 전송선로 폭 변화에 따른 TDR의 영향 68
그림 4.17. 트레이스의 폭 변화에 따른 time jitter의 영향 69
그림 4.18. 트레이스의 폭 변화에 따른 전압 마진의 영향 70
그림 4.19. 트레이스의 폭과 두께의 변화에 따른 time jitter의 영향 71
그림 4.20. 트레이스의 폭과 두께의 변화에 따른 voltage swing 71
그림 4.21. 트레이스의 폭의 변화에 따른 주파수 대역별 전송 손실 72