표제지
목차
ABSTRACT 11
요약 12
제1장 서론 14
제2장 이론적 배경 20
2.1. 회로의 노화 현상 20
2.1.1. Hot Carrier Injection(HCI) 21
2.1.2. Negative Bias Temperature Instability 25
2.1.3. 노화 현상의 영향 28
2.2. 공정 변이 (Process Variation) 30
2.3. 성분 분석법 35
2.3.1. 주 성분 분석법 (Principal Component Analysis: PCA) 35
2.3.2. 독립 성분 분석법 (Independent Component Analysis: ICA) 38
2.4. 몬테 카를로 방법 45
2.4.1. 몬테 카를로 시뮬레이션 기법 45
2.4.2. 중요 샘플링(Importance Sampling) 기법 47
2.5. Flip-flop의 노화 분석 49
2.5.1. Flip-flop 49
2.5.2. Flip-flop의 노화 50
제3장 관련 연구 54
3.1. 트랜지스터 레벨에서의 노화 시간 분석 54
3.2. 공정 변이를 고려한 확률적 회로 시간 분석 기법 60
제4장 몬테 카를로 기반의 공정 변이를 고려한 노화 분석 방법 65
4.1. 알고리즘 흐름도 65
4.2. 공정 변이가 HCI에 미치는 영향 68
4.3. 공정 변이가 NBTI에 미치는 영향 71
4.4. 공정 변이와 노화 현상 사이의 상관 관계 고려 방법 75
제5장 Flip-Flop의 노화 시간 분석 81
5.1. Flip-flop 노화 시간 분석 흐름도 81
5.2. Flip-flop의 stress time 83
5.3. Flip-flop의 setup time, hold time 87
제6장 실험 결과 및 분석 90
6.1. 몬테 카를로 기반의 공정변이를 고려한 노화 분석 실험 90
6.2. Flip-flop의 노화 시간 분석 98
제7장 결론 106
참고문헌 108
표 4.1. 공정 변이를 고려한 경우와 고려하지 않은 경우의 실험 결과 71
표 5.1. Flip-flop의 setup time, hold time 88
표 6.1. 주성분 분석법을 사용한 경우와 사용하지 않은 경우의 노화 분석 실험 결과 91
표 6.2. 3년 동안 노화된 회로 지연 시간 실험 결과 93
표 6.3. 10년 동안 노화된 회로 지연 시간 실험 결과 93
표 6.4. 주성분 분석법과 독립 성분 분석법을 사용한 노화 분석 실험 결과 96
표 6.5. SDFFRPQ_X1의 NBTI stress time과 Vth 변화량 98
표 6.6. SDFFRPQ_X1의 HCI stress time과 Vth 변화량 99
표 6.7. SDFFRPQ_X1의 setup time 노화 전후 101
표 6.8. SDFFRPQ_X1의 hold time 노화 전후 102
표 6.8. SDFFRPQ_X1 의 setup, hold time 노화 전후 105
그림 1.1. 공정변이 및 노화 현상의 영향과 그에 따른 타이밍 마진 17
그림 2.1. 산화막을 통과하는 채널 핫 캐리어 주입 과정 (NMOSFET) 22
그림 2.2. NBTI 메커니즘 25
그림 2.3. 스트레스 구간과 리커버리 구간 동안의 문턱 전압 변화량 26
그림 2.4. 인버터 가드 밴드 적용 예 29
그림 2.5. Transistor under BTI stress in PMOS (a), NMOS (b) and under HCI (c) stress 52
그림 3.1. Pre-/Post-stress 단계로 구성된 기존의 노화 분석 플로우 55
그림 3.2. 노화 분석을 위한 스트레스 입력 파형 56
그림 3.3. 공정변이 및 노화 현상의 영향과 그에 따른 타이밍 마진 59
그림 3.4. 몬테 카를로 분석 기법 60
그림 3.5. 기존의 트랜지스터 레벨에서의 노화 분석 흐름도 63
그림 4.1. 제안된 노화 분석 방법 흐름도 66
그림 4.2. HCI에 미치는 공정 변이의 영향 68
그림 4.3. 드레인 전류 분포 70
그림 4.4. NBTI에 미치는 공정 변이의 영향 72
그림 4.5. 초기 문턱 전압 대비 NBTI에 의한 문턱 전압의 변화량 74
그림 4.6. FastICA 알고리즘 79
그림 5.1. Flip-flop 노화 시간분석 흐름도 82
그림 5.2. NBTI와 HCI의 stress time 83
그림 5.3. 노화된 트랜지스터의 Vth 변화량 86
그림 5.4. setup, hold time을 구하기 위한 skew의 변화 88
그림 6.1. 3년 동안 노화된 회로 지연 시간 분포 94
그림 6.2. 10년 동안 노화된 회로 지연 시간 분포 95
그림 6.3. 주성분 분석법과 독립 성분 분석법을 사용하여 얻은 노화된 회로 지연 시간 분포 97
그림 6.4. 노화된 SDFFRPQ_X1의 Vth 변화량 100
그림 6.5. SDFFRPQ_X1의 setup time, hold time 노화 전후 105