표제지
목차
국문초록 13
Ⅰ. 서론 15
Ⅱ. 이론적 배경 17
1. Inverter의 정의 및 동작원리 17
1.1. Inverter의 특성 parameter 21
1.2. Unipolar inverter 24
1.3. pMOS inverter의 configuration 및 동작원리 26
Ⅲ. 실험 재료 및 방법 30
1. 실험 재료 30
2. pMOS inverter의 제작 30
3. pMOS inverter의 parameter 측정 및 분석 33
Ⅳ. 결과 및 고찰 34
1. SWCNT TFT 제작 34
1.1. SWCNT TFT structure 34
1.2. SWCNT purity 98% vs 99% 특성 분석 및 비교 38
2. Enhancement-, Depletion-mode SWCNT TFT 제작 40
2.1. SWCNT ink의 wettability를 위한 표면처리 40
2.2. Enhancement-mode, Depletion-mode SWCNT TFT 제작 및 Device parameter 분석 42
2.3. SWCNT channel 영역의 전자주사현미경(SEM) 분석을 통한 Density 변화 관찰 44
3. pMOS Inverter 제작 47
3.1. pMOS Inverter 제작 및 특성 분석 47
3.2. Depletion-mode VTH 조정에 의한 Inverter 특성 변화 측정 및 분석[이미지참조] 50
3.3. High gain Inverter의 Biosignal monitoring에서의 응용 54
3.4. pMOS Inverter의 Ring Oscillator 56
Ⅴ. 결론 58
Ⅵ. 참고문헌 59
ABSTRACT 67
표 4.1. SWCNT TFT 각 구성층의 두께. 35
표 4.2. Printing 수를 1부터 5까지 증가하였을 때 SWCNT TFT의 device parameter 45
표 4.3. Depletion-load channel의 SWCNT printed layer수가 다를 때의 noise margin 51
그림 2.1. (a) 이상적인 inverter의 VTC (b) 상보성 inverter의 cross-section view와 top-view (c) 상보성 inverter의 circuit diagram 19
그림 2.2. 상보성 inverter의 동작원리를 보여주는 그래픽 그림 20
그림 2.3. (a) VTC에서의 inverter gain (b) Inverter의 DC 전압 gain (AV=|dVOUT / dVIN|)[이미지참조] 23
그림 2.4. Butterfly diagram을 사용한 noise margin (a) kN=kP으로 대칭인 inverter에서의 noise margin (b) kN, kP가 비대칭인 경우 (kN>...[이미지참조] 23
그림 2.5. (a) Enhancement load 및 (b) Depletion load 유형의 pMOS inverter의 circuit diagram (c) Enhancement-mode 및 (d) Depletion-... 25
그림 2.7. (a) Enhancement-load pMOS inverter의 circuit diagram (b) Load-line 분석 및 (c) VTC 29
그림 2.6. (a) Depletion-load pMOS inverter의 circuit diagram (b) Load-line 분석 및 (c) VTC에서 VOUT이 결정되는 위치를 보여주는 그래픽[이미지참조] 28
그림 3.1. Unipolar inverter 기반 amplifier circuit의 제조 과정 개념도 32
그림 4.1. (a) SWCNT TFT의 cross-section view (b) Printed unipolar inverter 기반 amplifier circuit의 현미경 image top-view 36
그림 4.2. (a) Ag ink(Hisense) 및 (b) Ag ink(Sigma-Aldrich)의 AFM 3D image (c) Ag ink(Hisense) 및 (d) Ag ink(Sigma-Aldrich)의 thickness 36
그림 4.3. (a) Ag ink(Hisense)를 사용하여 metal-oxide-metal 구조 현미경 image (b) I-V 특성 37
그림 4.4. Bottom-contact 구조와 top-contact 구조를 갖는 SWCNT TFT의 transfer 특성 비교 37
그림 4.5. Channel이 (a) 5layer, (b) 4layer, (c) 3layer, (d) 2layer, (e) 1layer의 98% SWCNT layer로 형성된 SWCNT TFT의 transfer 특성 및... 39
그림 4.6. (a) air plasma 처리된 HfO₂위에서 SWCNT ink, (b) APTES 처리된 HfO₂위에서 SWCNT ink, (c) 처리되지 않은 HfO₂ 위에서 SWCNT ink의... 41
그림 4.7. Inkjet printed SWCNT TFT의 전기적 특성 (a) VTH를 측정하기 위한 linear scale에서 SWCNT TFT의 transfer 특성 측정 (b) Semi-log...[이미지참조] 43
그림 4.8. (a) Printed SWCNT layer 수를 증가하였을 때의 SWCNT의 transfer 특성 및 (b) Output 특성 (VGS=-2V) (c) Printed layer를 1부...[이미지참조] 46
그림 4.9. (a) SWCNT TFT 기반 inverter의 circuit diagram (b) VDD = 1, 2, 3, 그리고 4V에서의 VTC (c) Inverter의 DC 전압 gain (AV =...[이미지참조] 49
그림 4.10. (a) VDD=2V에서 depletion load channel의 printed layer 수가 다른 VTC (b) Depletion load channel의 printed layer의 함수로서...[이미지참조] 52
그림 4.11. Depletion load channel의 printed layer 수가 (a) 2layer,(b) 3layer, (c) 4layer, (d) 5layer로 증가하였을 때의 noise margin... 53
그림 4.12. Unipolar p-type SWCNT TFT 기반 amplifier의 biosignal 검출 VBias = 1.48V에서 동작하는 (a) 흉부 근육 운동 및 (b) 손가락의 다양한...[이미지참조] 55
그림 4.13. (a) Buffer stage가 있는 SWCNT TFT 기반 pMOS inverter의 ring oscillator circuit diagram (b) VDD = 3V에서 ring oscillator의 출력전압[이미지참조] 57