최근 상전이 물질(PTM)을 집적화한 상전이 전계효과 트랜지스터(phase-FET)가 가파른 스위칭 소자로 주목받고 있으며, 다양한 PTM을 활용하여 기존 CMOS의 소비전력 한계를 해결하기 위한 노력이 계속되고 있습니다. phase-FET를 활용하기 위해서는 baseline-FET와 PTM의 밀접한 상관관계와 상전이로 인한 히스테리시스 특성 등을 면밀히 고려하여 적절한 소자 및 회로 특성을 설계하는 것이 중요합니다. 본 연구에서는 다양한 기술 노드에서 baseline-FET에 따라 다양한 PTM을 집적하여 phase-FET을 구현한 로직 및 SRAM의 특성을 조사하고, 체계적인 분석을 통해 적절한 PTM 소재와 PTM에 필요한 전기적 특성 목표를 제시했습니다. 이를 위해 단일 소자 레벨 DC 분석, 회로 레벨 DC 및 transient 분석으로 분류하여 설계 지침을 제시했으며, 이를 바탕으로 최적화 방법론을 논의합니다. 이를 바탕으로 초저전력 애플리케이션에 적합한 조건을 탐색하고 최적의 조건에서 인버터 링 발진기(INV RO) 및 SRAM 회로 벤치마크를 수행했습니다. 그 결과, 단결정 이산화바나듐(SC VO₂)이 32nm planar-FET, 7 nm FinFET, 3 nm GAA FET 기술 노드에서 다른 후보 PTM에 비해 phase-FET을 구성하기에 적합한 특성을 가지고 있음을 확인했습니다. 각 기술 노드에서 로직의 경우 속도가 32nm에서 26.15%, 7nm에서 20.26%, 3nm에서 20.05% 향상되었으며, SRAM의 경우 대기전력, 읽기 안정성, 쓰기 시간 등이 개선되었습니다. 또한 PTM의 상전이 시간(TT)과 baseline-FET의 threshold voltage 변화에 따른 phase-FET의 성능을 분석했습니다. IOFF = 5nA의 baseline-FET와 PTM TT = 50ps의 경우 최적화된 phase-FET는 초저전력 영역에서 기존 mNS-FET 대비 속도가 +8.74% 향상되고 전력 소비는 16.55% 감소했습니다. SRAM 회로 분석 결과, 고밀도를 위해 6T SRAM의 풀다운 트랜지스터 소스 단자에 PTM을 연결했을 때 읽기 정적 노이즈 마진이 43.9% 개선되고 임계 전압에 가까운 전압 영역에서 정적 전력이 58.6% 감소합니다. 이는 41%의 읽기 전류 페널티에서 달성됩니다.