표제지
목차
ABSTRACT 10
제1장 서론 12
제1절 연구 배경 12
제2절 연구 목적 및 방법 13
제2장 시뮬레이션 환경 16
제1절 소자 레벨 시뮬레이션 16
1. CMOS 최신 기술 노드 16
2. 상전이 물질 (PTM) 18
제2절 회로 레벨 시뮬레이션 19
제3장 Phase-FET 로직 응용 최적화 21
제1절 설계 지침 21
1. Check Point 1 소자 레벨 DC 분석 23
2. Check Point 2 회로 레벨 DC 분석 24
3. Check Point 3 회로 레벨 transient 분석 25
제2절 최적화 방법론 26
제4장 회로 레벨 특성 분석 30
제1절 로직 INV RO 30
제2절 SRAM 43
제5장 결론 46
참고문헌 47
국문초록 50
〈표 1-1〉 기술 노드 별 주요 파라미터와 값 15
〈표 2-1〉 PTM의 주요 전기적 파라미터 19
〈표 4-1〉 다양한 PTM의 측정된 전기적 특성 32
〈표 4-2〉 Baseline-FET 의 Vth에 따른 phase-FET의 회로 특성[이미지참조] 41
〈표 4-3〉 Phase-FET의 SRAM 벤치마크 개선 결과 45
〈그림 1-1〉 Phase-FET의 소자 레벨-회로 레벨 DTCO 분석 과정 13
〈그림 1-2〉 Baseline-FET과 PTM이 집적화된 phase-FET의 구조와 단면도 (a) 32 nm planar-FET (b) 7 nm Fin-FET (c) 3 nm mNS-FET (d) phase-FET... 14
〈그림 2-1〉 (a) 7 nm FinFET 및 3 nm mNS-FET 소자 분석 및 모델링 (b) TCAD calibration 결과 (c)-(d) 오프 상태의 전류가 2nA 일 때 INV RO의 회... 18
〈그림 2-2〉 (a) PTM의 I-V 특성 (b) 대표적인 PTM의 I-V 특성 19
〈그림 2-3〉 벤치마크 회로 (a) 인버터 링오실레이터 (b) 정적 랜덤 액세스 메모리 20
〈그림 3-1〉 (a) 몇 가지 PTM 경우 (b) phase-FET의 output 특성 곡선 (c) phase-FET의 transfer 특성 곡선 (d) phase-FET의 negative hysteresis 특성... 22
〈그림 3-2〉 최적 PTM parameter 추출 flow chart 27
〈그림 3-3〉 (a) Baseline-FET 대비 phase-FET의 ION/IOFF gain 매핑 (b) 적절한 동작을 위한 IC_IMT 범위 (c) IC_MIT 범위[이미지참조] 29
〈그림 4-1〉 (a) 다양한 PTM과 32nm planar-FET로 구성된 Phase-FET의 전달 곡선 (b)-(c) 공정 엔지니어링된 (b) SC VO₂ 및 (c) NbO₂를 사용한... 32
〈그림 4-2〉 각 기술 노드에 대한 baseline-FET delay 특성 (a) IOFF = 2 nA, (b) threshold voltage -50 mV shift[이미지참조] 36
〈그림 4-3〉 7nm FinFET과 3nm mNS-FET 기반 phase-FET의 (a) 전달 곡선과 (b) 회로 특성 37
〈그림 4-4〉 (a) PTM의 TT에 따른 INV RO transient waveforms (b) PTM의 TT에 따른 phase-FET의 평균 전류(IDDA)의 정규화 및 내부 그래프는 인버터...[이미지참조] 39
〈그림 4-5〉 (a) 3nm mNS-FET의 Vth에 따른 I-V curve (b)-(d) Vth에 따른 회로 특성 평가 (b) RVT (IOFF = 0.2 nA), (c) LVT (IOFF = 2 nA), (d) SLVT...[이미지참조] 40
〈그림 4-6〉 Baseline-FET의 Vth 에 따른 최적 PTM paremeter 경향 (a) ρINS (b) ρMET (c) JC_IMT (d) JC_MIT[이미지참조] 42
〈그림 4-7〉 (a) 위상-FET를 사용한 6T SRAM, (b)-(c) 기존 6T SRAM을 사용한 벤치마크 결과 (b) 읽기 정적 잡음 마진(RSNM) (c) 비트 라인 쓰기 마진 (BWRM) 44