데이터 전송량은 증가하고 있는 반면, transmission line 의 bandwidth 한계로 인해 원활한 데이터 송수신에 어려움이 생긴다. 이를 2 bit 의 신호를 한 번에 전송하는 PAM-4 (Four-level Pulse Amplitude Modulation) signaling 으로 해결할 수 있다. PAM-4 송수신의 높은 데이터 전송률을 위해서는 클락의 지터를 줄이는 것이 중요하다. 본 논문에서 25-Gb/s PAM-4 transceiver 설계, 특히 Voltage Controlled Oscillator(Ring, LC)와 PLL(Phase-Locked Loop)에 기반한 클락 생성 회로에 중점을 둔다.
낮은 지터 특성의 ring-VCO 을 얻기 위한 새로운 ring-VCO delay cell 구조 설계에 대해 설명한다. LC-VCO 의 인덕터와 커패시터 뱅크를 Q-factor 를 통해 설계하여, 모든 코너에서 오실레이션 가능하게 하였다. 추가적으로 random mismatch 를 고려한 PAM-4 slicer 설계와 offset compensation 에 대해 설명한다.
삼성 14-nm FinFET 공정과 0.8V 의 공급 전압을 사용하였고, 208MHz 의 레퍼런스 클락을 사용하여 6.25GHz(ring-VCO), 12.5GHz(LC-VCO)의 클락을 생성하였다.