본 논문은 pipelined SAR ADC 및 TI pipelined SAR ADC의 설계 방법을 제안한다. 논문은 pipelined SAR ADC의 핵심 요소인 잔류 증폭기와 TIADC의 핵심 요소인 입력 버퍼 및 MPCG에 초점을 맞춘다. 우선 pipelined SAR ADC와 TIADC의 기초를 다루며 핵심 요소에 집중한다. 다음으로 동적 증폭기를 잔류 증폭기로 활용한 5단계 pipelined SAR ADC를 소개한다. 해당 구조에는 새롭게 제안한 입력 공통 모드 전압 및 온도 보상 방법이 적용되었다. 28nm CMOS 기술로 제작된 프로토타입 ADC는 1.5GS/S로 동작하며 Nyquist 입력에 대해 49.35dB의 최고 SNDR과 158.95dB의 최고 FoMs를 달성했다. 마지막으로 앞서 제작한 pipelined SAR ADC를 슬라이스 ADC로 활용한 8채널 TI pipelined SAR ADC가 소개된다. 여기에는 새롭게 제안한 GESF와 cascaded 플립플롭 기반 MPCG가 포함되어 있다. 28nm CMOS 기술로 제작된 프로토타입 ADC는 14GS/s로 동작하며 Nyquist 입력에 대해 40.26dB의 최고 SNDR 및 148.93dB의 최고 FoMs를 달성했다.