표제지
목차
ABSTRACT 8
제1장 서론 10
제1절 연구 배경 10
제2절 연구 목적 11
제2장 TDDB 시뮬레이터의 구조 12
제1절 gate 절연체의 트랩 생성 확률 계산 12
제2절 kMC 기반 percolation 경로 분석 13
제3절 통계 분포 모델 기반 수명 분석 15
제4절 TDDB 시뮬레이터의 보정 16
제3장 TDDB 시뮬레이션의 결과와 분석 17
제1절 SELF-HEATING효과를 고려한 TDDB 19
제2절 corner rounding효과를 고려한 TDDB 23
제4장 결과와 분석 26
참고문헌 28
국문초록 31
〈표 2-1〉 조정된 TDDB 파라미터 17
〈표 3-1〉 3nm 소자의 주요 파라미터 18
〈표 3-2〉 3nm 소자의 주요 열, 전기적 파라미터 19
〈그림 2-1〉 (a) kMC 기반 percolation 경로가 생성되는 flow (b) 개발한 시뮬레이터를 사용하였을때의 트랩 분포도와 percolation 경로 생성의 예시 14
〈그림 2-2〉 SiO₂와 HfO₂의 스트레스 시간에 따른 TDDB 측정값의 calibration 결과: (a)-(b) 다양한 온도와 전기장에 따른 SiO₂ 특성, (c)-(d) 다... 16
〈그림 3-1〉 mNS-FET의 단면적과 3D 구조 18
〈그림 3-2〉 mNS-FET내부의 self-heating으로 인한 최대 온도 상승량과 격자 온도 프로파일 20
〈그림 3-3〉 (a) CMOS 인버터의 회로 다이어그램 (b) CMOS 인버터 동작 중의 주요 열화 메커니즘 21
〈그림 3-4〉 (a) Fan-out3의 회로 모식도 (b) RO 수에 따른 NMOS의 온도 증가량 (C) NMOS 주파수 대비 온도 증가량 22
〈그림 3-5〉 (a) SH효과의 유무, 단일-회로수준, 패키징 종류에 따른 TDDB 특성 (b) SH효과의 유무, 단일-회로수준, 패키징 종류에 따라 SH효과가 없을 때... 23
〈그림 3-6〉 (a) 채널의 평평한 영역과 corner 영역의 단면적과 전기장의 세기(b) 곡률 = 0%, 25%, 50%, 75%, 100%에 따른 전기장 프로파일의 단면적 (c)... 24
〈그림 3-7〉 (a) 곡률에 따른 TDDB 그래프 (b) 곡률 0% 대비, 각 곡률의 25%, 50%, 75%, 100%의 t63% 비율 25
〈그림 3-8〉 (a) SiO₂의 평평한 영역의 최대, 최소, 평균 전기장 (b) SiO₂의 corner 영역의 최대, 최소, 평균 전기장 26