표제지
목차
국문초록 9
제1장 서론 10
1.1. 연구 배경 10
1.2. 논문 구성 12
제2장 기존의 곱셈기 구조 13
2.1. 비트 단위 곱셈기의 구조 13
2.2. 부스 곱셈기의 구조 15
2.2.1. Radix-4 부스 곱셈기 15
2.2.2. Radix-8 부스 곱셈기 17
제3장 제안된 부스 곱셈기 21
3.1. Zero Padding 21
3.1.1. Zero Padding이 제거된 Radix-4 부스 곱셈기 21
3.1.2. Zero Padding이 제거된 Radix-8 부스 곱셈기 24
3.2. 데이터 감소 인코딩 26
제4장 제안된 부스 곱셈기의 시뮬레이션 결과 30
4.1. 전력 비교 30
4.2. 면적 비교 32
4.3. 곱셈기의 정확도 비교 34
4.2. Image Processing 결과 비교 35
제5장 결론 37
참고문헌 38
ABSTRACT 41
Table 1. Radix-4 Booth Encoder 16
Table 2. Radix-8 Booth Encoder 18
Table 3. Approximate Radix-8 Booth Encoder 20
Table 4. Radix-4 Booth Encoder Table without Zero Padding 23
Table 5. Radix-8 Booth Encoder with Data Reduction Encoding 27
Table 6. Area / Power / ADP / PDP Comparison 34
Table 7. MRED 35
Figure 1. The Application of Multiply-and-Accumulate unit 11
Figure 2-1. Architecture of Bit-Wise Multiplier 13
Figure 2-2. Partial Product Accumulation Part 14
Figure 3. Radix-4 Booth Multiplier 16
Figure 4-1. Exact Radix-8 Booth Multiplier 18
Figure 4-2. Approximate Radix-8 Booth Multiplier 19
Figure 5-1. Radix-4 Booth Multiplier Architecture without Zero Padding 22
Figure 5-2. Radix-4 Booth Multiplier without Zero Padding 23
Figure 6-1. Hybrid Booth Multiplier Architecture without Zero Padding 25
Figure 6-2. Hybrid Booth Multiplier without Zero Padding 25
Figure 7. Data Reduction Encoding 27
Figure 8. Data Precision of Conventional Data & proposed Data 28
Figure 9. Booth Multiplier Comparison 29
Figure 10-1. Power Comparison 31
Figure 10-2. PDP(Power-Delay-Product) Comparison 31
Figure 11-1. Area Comparison 33
Figure 11-2. ADP(Area-Delay-Product) Comparison 33
Figure 12. PSNR 36