본 논문은 딥러닝 가속기 연산을 binary computing에서 stochastic computing으로 전환하여 경량화된 MAC 연산기 설계하는 것을 제안한다. 이전 연구에서는 stochastic MAC 연산에서 덧셈 연산에 대한 정확도가 크게 떨어져 주로 binary domain에서 덧셈 연산을 수행하였다.
이후에 블록 기반 확률적 컴퓨팅 (BSC) 이라는 새로운 덧셈 연산 방법이 제안되었으나 여전히 상당한 정확도 저하를 보이고 있다. 이를 해결하기 위해 연산기에 간단한 하드웨어를 추가하여 높은 정확도를 도출하고자 하였다. 이를 위해, 기존 덧셈기에 적절한 gate를 추가하여 정확도를 높이는 방향으로 비트 재배열을 하고자 하였고, 이에 더하여 덧셈기에 입력되는 비트스트림의 길이를 줄여 연산량을 감소시켰다. 이를 통해 보다 적은 하드웨어 리소스를 이용하여 연산을 수행하였다.
제안하는 Stochastic MAC unit은 65nm CMOS 공정을 사용하여 구현되었다. 실험 결과, gating을 적용한 덧셈기는 기존 binary 덧셈기 보다 면적과 전력이 각각 82.3%, 92.2% 감소하였고 덧셈 연산의 정확도가 binary computing 수준으로 높아졌다. Bit rearrange를 추가함으로써 면적과 전력을 각각 8%, 7% 감소시킬 수 있었고 정확도 저하는 거의 발생하지 않았다.