Multi-valued logic (MVL) system은 기존의 binary logic system을 대체하여 정보 밀도를 높일 수 있는 잠재력 높은 대안으로 주목받고 있다. 특히 ternary system은 binary system와 비교하여 주어진 데이터 경로에서 더 많은 정보를 전송하고 동일한 저장 공간에 더 많은 정보를 저장하기 때문에 system의 복잡성을 크게 줄여, 전력 소모와 회로 지연 시간을 줄이고 비트 밀도는 높일 수 있는 가장 유력한 대안으로 집중되고 있다. 하지만 현재 제안되고 있는 대부분의 ternary system 회로의 경우 middle-logic state "1/2"을 표현하는 데에 있어 누설 전류 발생으로 인한 전력 소모 증가의
문제점을 보인다.
본 연구에서는, 현재 각광받고 있는 잉크젯 프린팅 기법을 활용하여 제작한 double gate 구조의 p-type 및 n-type thin-film transistor (TFT)를 활용하여 middle-logic state "1/2"을 표현하는 "pull-half network (PHN)"를 포함한 형태의 ternary inverter 회로를 구성하였다. 특히, logic state "0"과 "1"을 표현하는 구성 요소인 enhancement-mode TFT의 top gate에 전압을 가하는 방식으로 간단히 문턱 전압 (VT)을 바꾸어 만든 depletion-mode TFT 소자로 PHN을 나타내는 방법을 제시한다. 이 과정에서 특히 잉크젯 프린팅으로 간단하게 제작한 top gate를 통해 p-type SWCNT TFT의 경우 -1.37 ~ 0.89 V, n-type InO TFT의 경우 -0.48 ~ 1.21 V 범위의 VT를 전기적으로 정밀하게 조절했다는 것에 의의가 있다. 이러한 double gate 구조의 p-type SWCNT TFT와 n-type InO TFT로 구성된 ternary inverter는 1V의 저전압에서도 logic state "0", "1/2", "1"을 전부 명확하게 안정적으로 나타냈다.
결과적으로, 본 논문에서는 동작 범위에 들지 않으면 완전히 꺼지는 세 가지 네트워크 (PUN, PDN, PHN)로 구성되어 기존의 구조보다 전력과 속도 측면에서 경쟁력이 있다고 보여지는 ternary inverter를 double gate 구조의 TFT를 활용하여 구현하였다. 특히 잉크젯 프린팅 기법으로 top gate를 제작하여 TFT의 VT를 정밀하게 조절할 수 있게 한 방식은 다양한 VT의 소자로 구성 가능한 ternary logic system에서의 적용을 기대하게 한다.