제1장 반도체 구조1.1 반도체 기초1.2 에너지 대역1.3 P/N 접합 반도체제2장 반도체 공정2.1 반도체 집적도2.2 CMOS FET 제작 공정2.3 MOS FET 구조제3장 반도체 패키지 공정3.1 반도체 패키지(package)의 기술3.2 반도체 패키지 제작 공정3.3 반도체 패키지의 특성제4장 반도체 능동소자4.1 MOS FET의 동작 원리4.2 MOS FET의 전류 전압 특성4.3 MOD FET의 2차 효과제5장 반도체 수동소자5.1 MOS FET의 발전 역사5.2 커패시터(Capacitor) 설계5.3 저항(Resistor) 설계5.4 MOS FET 스위치 설계제6장 정전기 대책설계6.1 정전기 종류 및 규격6.2 정전기 방지 설계6.3 안테나 효과 방지 설계제7장 시뮬레이션 툴 이해7.1 시뮬레이션 툴(Simulation tool) 소개7.2 정지 프로그램7.3 시뮬레이션 툴 사용법제8장 단위 소자 시뮬레이션 및 전기적 특성 이해8,1 MOS FET의 특성 시뮬레이션8.2 MOS FET의 설계 파라미터8.3 MOS 인버터(Inverter)제9장 기본 아날로그 회로9.1 정전류 회로 설계9.2 전류거울(Current Mirror)9.3 캐스코드 회로9.4 전류거울 시뮬레이션9.5 정전압 회로 설계9.6 BGR(Band Gap Reference) 회로 설계제10장 증폭회로 설계10.1 접지 증폭회로10.2 캐스코드 증폭회로10.3 차동증폭회로제11장 연산증폭기11.1 차동증폭기(Deifferential Amplifier)11.2 옵셋 전압(Offset Voltage)11.3 출력회로제12장 주파수특성 및 보상12.1 극점과 영점(Pole & Zero)12.2 보드 선도(Bode Plot)12.3 주파수 보상제13장 연산증폭기 회로설계13.1 연산증폭기(Operational Amplifier : OP AMP) 개요13.2 2단 연산증폭기 회로 설계13.3 2단 연산증폭기 시뮬레이션제14장 완전차동 연산증폭기14.1 Rail to Rail(레일 투 레일) 구조14.2 Class AB 출력회로14.3 완전 차동 연산증폭기14.4 옵셋 전압 감소 설계제15장 연산증폭기 특성 및 응용15.1 연산증폭기 DC 특성15.2 연산증폭기 AC 특성제16장 설계 결과물 평가16.1 테스트 패턴 구성16.2 테스터 회로 설계16.3 신뢰성 시험 회로 설계