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표제지
Abstract
목차
제1장 서론 15
제2장 D/A변환기의 응용분야 18
2.1. Graphic System 18
2.2. Wireless Communication 19
2.3. 초고속 Data Service 20
제3장 DAC의 개요 22
3.1. 이상적인 DAC 22
3.2. 양자화 잡음 26
3.2.1. 양자화 잡음의 정의 26
3.2.2. 양자화 잡음의 크기 27
3.2.3. 데이터 변환기의 SNR (Signal to Noise Ratio) 30
3.3. DAC의 성능지표 32
3.3.1. 옵셋오차(Offset Error) 및 이득오차(Gain Error) 34
3.3.2. Integral Non-Linearity(INL) 오차 35
3.3.3. Differntial Non-Linearity(DNL) 오차 37
3.3.4. Resolution(해상도) 및 Accuracy(정밀도) 38
3.3.5. Monotonicity (단조증가성) 39
3.3.6. Settling Time 39
3.3.7. Glitchs 40
3.3.8. Clock Feedthrough (CFT) 41
3.3.9. Sampling Time Uncertainty 42
3.3.10. SNR & SNDR (Signal to Noise (and Distortion) Ratio) 42
3.3.11. SFDR(Spurious Free Dynamic Range) 43
3.3.12. ERB(Effective Resolution Bandwidth) 44
제4장 Nyquist Rate DAC기의 종류 46
4.1. 디코더를 사용한(Decoder-Based) DAC 46
4.1.1. 저항열 타입(Resistor String Type) DAC 47
4.1.2. 폴디드저항열타입(Folded Resistor String Type) DAC 49
4.2. Binary Weighted Array DAC 50
4.2.1. Weighted Resistor Type DAC 51
4.2.1.1. 일반 가중치 저항을 이용한 DAC 51
4.2.1.2. R-2R Ladder Type DAC 52
4.2.2. Weighted Current Type DAC 55
4.3. Thermometer 코드기법을 이용한 DAC 56
4.3.1. 저항을 이용한 구현 57
4.3.2. 전류원(Current Source)을 이용한 구현 59
4.4. Hybrid Type DAC 60
제5장 Current Steering DAC의 이해 62
5.1. 전류원과 스위치의 실제적 설계방법 63
5.1.1. 전류원(Current Source)의 설계 63
5.1.2. 전류스위치(Current Switch)의 설계 64
5.2. Current Cell Matrix 기법 66
5.3. Thermometer Code Current Cell Matrix의 동작 67
제6장 10bit 100MSPS DAC의 설계 71
6.1. 전체 구조 71
6.2. 설계 사양 73
6.3. 세부 회로설계 내역 74
6.3.1. 제안하는 Current Cell 74
6.3.2. Thermometer type Current Cell Matrix의 대칭적 스위칭 84
6.3.3. 제안하는 Row & Column 3 to 7 Inverse Thermometer Decoder 87
6.3.4. 제안하는 Gain Self Californian current bias 회로 90
6.3.5. 상위bit 와 하위bit x1 Current Cell & x16 Current Cell의 Matching 94
6.3.6. 기타 회로 97
가. Input Buffer & Latch 회로 97
나. Matrix Current Decoder 회로 97
다. Two phase Clock (CLK1/CLK2) 발생회로 99
라. Clock Buffer 회로 101
6.4. 전체 회로 모의실험 결과 102
제7장 Chip Implementation & Layout 109
7.1. Chip Implementation 109
7.2. Chip Layout 112
7.2.1. DAC Layout 결과 112
7.2.2. SubBlockLayout 113
제8장 칩 측정 결과 120
8.1. 측정개요 120
8.2. DAC 측정결과 121
8.2.1. ADC1 입력인가 123
8.2.2. ADC1 ▶ DAC Reconstruction 측정결과 124
8.2.3. HomePNA V2.0 적용을 위한 성능 측정결과 125
8.2.4. 제작된 DAC의 선형성 측정결과 127
8.2.5. 제안한 Gain Self Calibration 회로의 성능 측정결과 128
8.2.6. 타 논문 DAC와의 비교평가 130
제9장 결론 132
참고문헌 135
그림 2.1.1. Graphic System에서 DAC의 응용 19
그림 2.2.1. Wireless Communication에서 DAC의 응용 20
그림 2.3.1. HomePNA에서 DAC의 응용 21
그림 3.1.1. 이상적인 DAC의 Block Diagram 22
그림 3.1.2. 이상적인 2-bit DAC의 입출력 특성 24
그림 3.1.3. 이상적인 2-bit ADC의 입출력 특성 24
그림 3.2.1. 이상적인 데이터 변환기의 연결 26
그림 3.2.2. Vin과 V₁의 파형비교 28
그림 3.2.3. 양자화 잡음의 시간에 따른 변화 곡선 28
그림 3.2.4. 양자화 잡음의 확률밀도 함수 29
그림 3.3.1. DAC에서의 옵셋오차와 이득오차 35
그림 3.3.2. 3-bit DAC에서의 INL 및 DNL 예제 36
그림 3.3.3. 단조증가성과 비단조증가성 39
그림 3.3.4. Settling Time (Ts) 40
그림 3.3.5. DAC기에서 글리치 발생과정 41
그림 3.3.6. SFDR (FFT Spectrum) 44
그림 3.3.7. ADC에서의 ERB(SNDR vs Input Frequency) 45
그림 4.1.1. Tree 형태의 Decoder로 구현한 저항열 Type 3-bit DAC 47
그림 4.1.2. 동작속도를 개선한 저항열 Type 3-bit DAC 48
그림 4.1.3. 폴디드(Folded) 저항열 Type DAC 49
그림 4.2.1. 가중치 저항을 이용한 4-bit DAC의 구조 51
그림 4.2.2. R-2R 저항으로 연결된 회로 53
그림 4.2.3. R-2R사다리 저항 배열을 이용한 4bit DAC의 구조 53
그림 4.2.4. 가중치 전류를 이용한 8-bit DAC의 구현 55
그림 4.3.1. 저항을 이용한 3-bit Thermometer 코드 DAC 58
그림 4.3.2. 전류원을 이용한 Thermometer 코드 DAC의 구조 59
그림 4.4.1. Thermometer 코드기법과 저항 가중치 배열을 이용한 2+4 DAC 61
그림 5.1.1. 일반적인 전류원과 Cascode 전류원과의 비교 63
그림 5.1.2. Single vs Differential Current Switch 64
그림 5.1.3. Feed through를 줄이기 위한 방법 65
그림 5.2.1. Current Cell matrix Structure 67
그림 5.3.1. 4-bit Current Cell Matrix 동작 개념도 68
그림 5.3.2. Matrix Cell Decoder의 동작 (0001의 전류셀) 69
그림 5.3.3. Matrix Cell Decoder의 동작 (0010의 전류셀) 69
그림 5.3.4. Matrix CeIl Decoder의 동작 (1111의 전류셀) 69
그림 6.1.1. 제안하는 10-bit DAC의 전체 Block Diagram 72
그림 6.3.1. Basic Current Cell의 구조 76
그림 6.3.2. Basic Current Cell의 모의실험 결과 77
그림 6.3.3. 기존 A Type Current Cell 의 구조 77
그림 6.3.4. 기존 A-Type Current Cell의 모의실험 결과 78
그림 6.3.5. 기존 B-Type Current Cell의 구조 78
그림 6.3.6. B-Type Current Cell 의 모의실험 결과 79
그림 6.3.7. Proposed Current Cell 80
그림 6.3.8. 제안하는 Current Cell의 모의실험 결과 80
그림 6.3.9. Switching NMOS의 구동신호 전압 81
그림 6.3.10. 본 DAC에 적용시킨 Current Cell 82
그림 6.3.11. x16, x1 전류셀의 Clock2 Synchronization 83
그림 6.3.12. 매트릭스 구조상의 위치에 따른 에러유형 85
그림 6.3.13. 64개의 Current cell Matrix의 2차원 대칭적 Switching 순서도 85
그림 6.3.14. Matrix Cell의 Decoder 구성도 86
그림 6.3.15. Matrix에 구성된 Analog & Digital Block의 회로도 및 Layout 87
그림 6.3.16. Inverse Thermometer Decoder 의 BDD 합성기법 ( 7 th Column) 88
그림 6.3.17. BDD기법으로 구현된 3 to 7 Inverse Thermometer Decoder회로 (4th & 7th column) 88
그림 6.3.18. 구현된 3 to 7 Decoder의 모의실험 결과 89
그림 6.3.19. 기존 DAC의 Current Bias 회로도 90
그림 6.3.20. 제안하는 Current Bias 회로 91
그림 6.3.21. Termination 저항과 Bias 저항의 구현 92
그림 6.3.22. Current Bias 회로에 의한 Current Cell 출력 모의실험 결과 92
그림 6.3.23. 일반적인 Current bias 회로에 의한 저항의 오차를 가진 DAC의 출력 모의실험 결과 93
그림 6.3.24. 제안하는 Current bias회로에 의한 DAC의 출력 94
그림 6.3.25. x1 Current Cell & x16 Current Cell 96
그림 6.3.26. 서로 다른 Settling Time을 갖는 경우와 이를 해결한 경우의 Simulation 결과 96
그림 6.3.27. 기존의 Matrix Cell Decoder의 회로 및 모의 실험결과 98
그림 6.3.28. 지연시간이 없는 새로운 Cell decoder 및 모의실험 결과 99
그림 6.3.29. Two Phase Clock 발생회로 100
그림 6.3.30. Two Phase Clock 발생회로 모의실험 결과 100
그림 6.3.31. 상위 6Bit을 위 한 Clock Buffer 회로 101
그림 6.4.1. 하위 4-Bit에 대한 두 구조의 모의실험결과 102
그림 6.4.2. 6+4 Full Matrix Type DAC Top Schematic 103
그림 6.4.3. 제안하는 DAC의 Full Code 모의실험 결과 104
그림 6.4.4. 두 Type의 DAC의 출력 Simulation 비교 106
그림 6.4.5. 설계된 DAC의 Sine 입력에 대한 출력 모의실험 결과 106
그림 6.4.6. 설계된 DAC의 제안한 Gain Self Calibration 회로의 출력 모의실험 결과 107
그림 6.4.7. 단위 전류 셀 매트릭스와 이진 전류원의 비교 108
그림 7.1.1. 제안하는 10-Bit DAC의 Full Chip Layout 110
그림 7.1.2. 전류 셀의 동일한 공정 환경을 위한 Dummy Layout 111
그림 7.1.3. 제작된 10-Bit DAC TP1& TP2 패키징 다이어그림 111
그림 7.2.1. 설계된 DAC의 Core Layout 113
그림 7.2.2. 저항의 Layout 구현을 위한 블록 다이어그림 114
그림 7.2.3. 실제 구현된 저항의 Layout 114
그림 7.2.4. Op Amp & Current Bias Circuit Layout 115
그림 7.2.5. x1 Current Cell & x16 Current Cell layout 115
그림 7.2.6. Analog Block Layout 116
그림 7.2.7. Input DFF Block & Clock Buffer layout 117
그림 7.2.8. MSB, LSB Row & Column Decoder layout 118
그림 7.2.9. 64 Current Cell Matrix Digital Block Layout 118
그림 7.2.10. DAC Digital Block Layout 119
그림 8.1.1. 제작된 칩의 패키징 상태 120
그림 8.2.1. DAC 측정 개략도 121
그림 8.2.2. 적용된 ADC(AD9235)의 응용사례 및 사양 122
그림 8.2.3. DAC 측정 Set-up 123
그림 8.2.4. ADC1의 입력인가 및 비교파형 124
그림 8.2.5. Reconstruction 파형 (fout=100KHz) , SFDR = 65dB 125
그림 8.2.6. 입력 Ramp 2MHz, Sampling 32MHz 일때 DAC 출력 126
그림 8.2.7. 입력 Sine 2MHz, Sampling 32MHz 일때 DAC 출력 126
그림 8.2.8. 입력 Sine 4MHz, Sampling 32MHz 일때 DAC 출력 127
그림 8.2.9. INL & DNL 측정 결과 127
그림 8.2.10. Spectrum Analyzer 에 의한 FFT 측정결과 128
그림 8.2.11. 제안한 Self Calibration 회로에 대한 측정결과 129
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