본문 바로가기 주메뉴 바로가기
22대 대한민국 국회 국회정보길라잡이 국회의원검색
회원가입 로그인
HOME

정보검색

소장정보 검색

국회도서관 홈으로 정보검색 소장정보 검색

결과 내 검색

동의어 포함

고급검색

인명/단체명

저자정보 상세정보
인명/단체명을 입력하세요.

키워드

  • 대표어

  • 외국어

-

목차보기

표제지

국문요지

목차

제1장 서론 10

1.1. 연구의 필요성 10

1.2. 논문의 구성 12

제2장 PLL 동작 원리 및 구성 블록 설계 13

2.1. PLL 설계 사양 13

2.2. 주파수 위상 검출기 ( Phase-Frequency Detector) 설계 14

2.2.1. 주파수 위상 검출기 동작 특성 14

2.2.2. 주파수 위상 검출기 시뮬레이션 결과 16

2.3. 전하 펌프 (Charge Pump) 설계 19

2.3.1. 전하 펌프 동작 특성 19

2.3.2. 전하 펌프 시뮬레이션 결과 20

2.4. 전압 제어 발진기 (Voltage Controlled Oscillator) 설계 22

2.4.1. 전압 제어 발진기 동작 특성 22

2.4.2. 전압 제어 발진기 시뮬레이션 결과 22

2.5. DTS (Differential To Single Converter) 설계 27

2.5.1. DTS 동작 특성 27

2.5.2. DTS 시뮬레이션 결과 27

2.6. 분주기 (Divider) 설계 30

2.6.1. 분주기 동작 특성 30

2.6.2. 분주기 시뮬레이션 결과 30

제3장 제안한 Dual Slope PLL 33

3.1. Dual Slope PLL 개념 33

3.2. 기존의 Dual Slope PLL 35

3.3. 제안한 Dual Slope PLL 36

3.3.1. 제안한 Charge Pump의 동작 특성 36

3.3.2. 제안한 Charge Pump 모의실험 결과 39

제4장 전체 회로 시뮬레이션 40

제5장 결론 44

참고문헌 45

Abstract 47

표목차

표 I. SMIA 인터페이스 스펙 13

표 II. VCO 입력 전압에 따른 출력 주파수 26

표 III. 설계 된 dual slope PLL 특성 43

그림목차

그림 1.1. CIS Interface(SMIA) 11

그림 1.2. PLL 및 Clock Generator(SMIA) 11

그림 2.1. 위상 주파수 검출기 (a) 위상/주파수 검출기 블록도, (b) 위상/주파수검출기 출력 특성, (c) 위상/주파수 검출기 상태도 15

그림 2.2. 설계된 위상/주파수 검출기 회로도 17

그림 2.3. 설계된 위상/주파수 검출기 출력 파형 (a) Vref와 Vfb에 따른 up/dn 파형, (b) dn/dnb의 파형 (c) Vref와 Vfb가 같을때의 up 파형 18

그림 2.4. Charge pump 및 루프 필터 19

그림 2.5. PLL의 개방 루프 보드 선도 20

그림 2.6. 설계된 charge pump 21

그림 2.7. 두 입력의 위상차(시간차)에 따른 출력 전류 변화 21

그림 2.8. VCO 단위 셀 22

그림 2.9. 설계된 VCR 회로도 24

그림 2.10. VCR 제어 전압에 따른 전류의 변화 24

그림 2.11. 리플리카 바이어스 회로 및 Delay셀 25

그림 2.12. VCO 입력 전압에 따른 출력 주파수 26

그림 2.13. DTS 28

그림 2.14. DTS 출력 파형 29

그림 2.15. 설계된 분주기 블록도 31

그림 2.16. 분주기 입출력 파형 (a) 입력 파형, (b) 출력 파형 32

그림 3.1. Dual slope PLL 특성 (a) single slope PLL의 charge pump 특성곡선(b) dual slope PLL의 chargepump 특성곡선 (c) 입력 신호의 위상차가 작은 경우 (d) 입력 신호의 위상차가 큰 경우 34

그림 3.2. 기존의 dual slope PLL 블록도 36

그림 3.3. 제안한 dual slope PLL 블록도 37

그림 3.4. 제안한 dual slope PLL을 위한 charge pump 회로 38

그림 3.5. 제안한 듀얼 슬로프 전하펌프 회로 특성 곡선 (a) 루프 필터 전압 값이 높을 때 (b) 루프 필터 전압 값이 낮을 때 38

그림 3.6. 제안한 dual slope PLL을 위한 charge pump 회로 전달 특성 곡선 39

그림 3.7. Dual slope PLL의 loop filter 전압 값의 변화 39

그림 4.1. Single slope PLL 블록도 41

그림 4.2. 제안한 dual slope PLL 블록도 41

그림 4.3. Dual slope PLL과 single slope PLL의 loop filter 전압 값 41

그림 4.4. Lock 상태에서의 PLL 출력 파형 42

그림 4.5. Lock 상태에서의 PLL jitter 측정 42

초록보기

위상고정루프(Phase-Locked Loop, PLL)는 고속의 직렬 데이터 전송, RF 무선 통신 시스템, 하드 디스크 컨트롤러, 고속 인터페이스 등 다양한 분야에 널리 쓰이는 핵심 블록이다. PLL은 사용되는 응용분야에 따라 설계 목표가 다르다. 휴대용 기기의 경우 사용되는 위상고정루프는 저전력과 낮은 지터 특성이 중요하며, 하드 디스크 컨트롤러의 경우에는 빠른 위상 고정 시간이 요구된다. PLL의 지터 특성을 최소화하기 위해서는 특히 루프의 대역폭 설계에 대해 주의하여야 한다. 외부의 잡음으로 인한 루프의 출력 지터를 줄이기 위해서는 루프의 대역폭을 좁게 설계해야하는 반면, 루프 내부의 발진기로 인한 출력 지터를 최소화하기 위해서는 루프의 대역폭을 가능한 넓게 해야 한다. 또한, 빠른 위상 고정 시간을 위해서도 루프의 대역폭을 넓게 설계되는 것이 바람직하다. 이와 같은 낮은 지터와 빠른 위상 고정 특성을 만족시키기 위하여 듀얼 슬로프 위상고정 루프들이 제안되었다. 듀얼 슬로프 위상 고정 기법은 위상차가 기준치 이상으로 커지게 되면, 위상차에 따른 전류량의 비율을 증가시킴으로써 위상 고정 시간을 단축시킬 수 있다. 그러나 기존의 듀얼 슬로프 회로의 경우는 1-2개의 phase frequency detector(PFD)와 charge pump블록들이 추가적으로 필요하기 때문에 면적과 전력 소모 측면에서 불리하다.

따라서, 본 논문에서는 기존의 듀얼 슬로프 위상 고정 기법의 단점인 소비전력 및 회로 면적의 증가를 최소화할 수 있는 새로운 듀얼 슬로프 위상 고정기법을 제안한다. 즉, 추가적인 PFD와 charge pump를 사용하는 대신, charge pump회로에 전류 조절 기능을 추가하고, PFD의 출력신호 (UP, DOWN)를 활용함으로써 위상차에 따른 전류량 조절 기능을 수행할 수 있도록 한다.

본 논문에서 설계한 PLL은, CIS (CMOS Image Sensor) 인터페이스의 I/O 표준중의 하나인 SMIA (Standard Mobile Imaging Architecture)에서 정의한 규격을 만족시키도록 설계하였으며, 3.3V 0.35μm CMOS 공정 파라미터를 사용하여 설계를 수행하였고, HSPICE 시뮬레이션으로 동작 및 성능을 검증하였다. HSPICE 시뮬레이션 결과, 제안한 듀얼 슬로프 기법은, 기존의 싱글 슬로프 회로에 비하여 위상 고정 시간이 약 40% 감소하였다.

추천서가 (다양한 추천 자료를 만나보세요)

권호기사보기

권호기사 목록 테이블로 기사명, 저자명, 페이지, 원문, 기사목차 순으로 되어있습니다.
기사명 저자명 페이지 원문 기사목차

권호

기사명 원문보기 기사목차
닫기