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표제지

목차

제1장 서론 10

제2장 상향링크 제어채널 구조와 특징 12

2.1. Ranging channel for non-synchronized AMSs 12

2.1.1. 프레임 구조 12

2.1.2. Preamble 코드 13

2.2. Ranging channel for synchronized AMSs 14

2.2.1 프레임 구조 14

2.2.2. Preamble 코드 14

2.3. HARQ feedback control channel 15

2.3.1. HARQ feedback control channel 구조 15

2.4. Fast feedback control channel 16

2.4.1. Primary fast feedback control channel 17

2.4.2. Secondary fast feedback control channel 19

2.5. Bandwidth request channel 20

2.5.1.1. Bandwidth request channel 구조 20

2.5.1.2. Bandwidth request channel preamble 시퀀스 및 할당 정보 21

제3장 상향링크 제어 채널 수신 기법 및 성능 분석 23

3.1. Ranging channel for non-synchronized AMSs 23

3.1.1. 데이터 채널에 미치는 영향 분석 23

3.1.2. NS-RCH 수신 블록 24

3.1.3. NS-RCH FFT 블록 26

3.1.4. NS-RCH IFFT 블록 28

3.1.5. NS-RCH 시간 지연 추정 알고리즘 29

3.1.6. NS-RCH 주파수 오프셋 추정 알고리즘 30

3.2. HARQ feedback control channel 31

3.2.1. HARQ feedback control 채널 시퀀스 검출 알고리즘 31

3.2.2. HARQ feedback control 채널 시퀀스 검출 성능 32

3.3. Primary fast feedback control channel 32

3.3.1. Primary fast feedback control 채널 시퀀스 검출 알고리즘 32

3.3.2. Primary fast feedback control 채널 시퀀스 검출 성능 33

3.4. Bandwidth request channel 34

3.4.1. Bandwidth request 채널 preamble 검출 알고리즘 34

3.4.2. Bandwidth request 채널 시퀀스 검출 알고리즘 34

제4장 FPGA 구현을 위한 fixed-point 시뮬레이션 36

4.1. Ranging channel for non-synchronized AMSs 36

4.2. HARQ feedback control channel 40

4.3. Primary fast feedback control channel 45

제5장 상향링크 제어 채널 FPGA 구현 49

5.1. Ranging channel for non-synchronized AMSs 50

5.2. HARQ feedback control channel 52

5.3. Primary fast feedback control channel 55

제6장 결론 59

참고문헌 60

국문초록 61

ABSTRACT 62

표목차

표 2.3-1. 상향링크 HARQ feedback channel 직교 시퀀스 16

표 2.4-1. PFBCH 시퀀스 18

표 2.5-1. BR channel preamble 시퀀스 21

그림목차

그림 2.1-1. Ranging 할당 구조 format0 12

그림 2.1-2. Ranging 할당 구조 format1 12

그림 2.1-3. Subframe 내에서의 Ranging Channel 할당 구조 13

그림 2.2-1. 시간영역에서의 S-RCH 구조 14

그림 2.3-1. 2×2 HMT 구조 15

그림 2.4-1. Fast feedback control channel의 타일 구조 17

그림 2.4-2. PFBCH의 데이터 맵핑 방식 17

그림 2.4-3. SFBCH의 데이터 맵핑 방식 19

그림 2.5-1. 6×6 BR tile 구조 20

그림 3.1-1. NS-RCH에 의한 데이터 채널의 부반송파간의 간섭 23

그림 3.1-2. NS-RCH 채널에 의한 데이터 복조 성능 비교 24

그림 3.1-3. NS-RCH의 시간 지연 추정 블록도 25

그림 3.1-4. Cyclic shift 모드에 따른 시간 지연 추정 범위 25

그림 3.1-5. 2k 포인트 FFT 블록을 이용한 4k FFT 블록도 26

그림 3.1-6. 2k 포인트 FFT 이용한 4k 포인트 FFT 26

그림 3.1-7. FFT 크기에 따른 NS-RCH preamble 검출 성능 28

그림 3.1-8. IFFT 크기에 따른 시간 NS-RCH preamble 검출 성능 28

그림 3.1-9. IFFT 크기에 따른 NS-RCH 시간 지연 추정 범위 29

그림 3.1-10. NS-RCH CFO 추정 성능 31

그림 3.2-1. HARQ 시퀀스 검출 성능 32

그림 3.3-1. PFBCH 시퀀스 검출 성능 33

그림 3.4-1. Bandwidth request preamble 검출 성능 35

그림 4.1-1. NS-RCH Time delay 추정 블록도 36

그림 4.1-2. FFT 출력값 분포도, 1, 2, 4users 37

그림 4.1-3. NS-RCH cross correlation output fixed-point 시뮬레이션 결과 38

그림 4.1-4. y＝x와 y＝atan(x)의 오차 39

그림 4.1-5. Linear 함수를 이용한 NS-RCH CFO 추정성능 39

그림 4.1-6. NS-RCH auto correlation 출력 분포도 40

그림 4.2-1. HFBCH 블록도 40

그림 4.2-2. HFBCH fixed-point 시뮬레이션 결과(Ped. A 3km/h 1user) 41

그림 4.2-3. HFBCH fixed-point 시뮬레이션 결과(Ped. A 3km/h 2users) 42

그림 4.2-4. HFBCH fixed-point 시뮬레이션 결과(Ped. B 3km/h 2users) 42

그림 4.2-5. HFBCH fixed-point 시뮬레이션 결과(Veh. A 120km/h 2users) 43

그림 4.2-6. HFBCH multiplier 소수부 입력 비트 제한 fiexd 포인트 시뮬레이션 결과(Ped. A 3km/h 1user) 44

그림 4.2-7. 제한된 비트를 갖는 HARQ 블록도 44

그림 4.2-8. 제한된 비트를 갖는 HFBCH 인덱스 검출 성능 45

그림 4.3-1. PFBCH 블록도 45

그림 4.3-2. PFBCH fixed-point 시뮬레이션 결과(Ped. A 3km/h 1user) 46

그림 4.3-3. PFBCH fixed-point 시뮬레이션 결과(Ped. B 3km/h 1user) 47

그림 4.3-4. PFBCH fixed-point 시뮬레이션 결과(Veh. A 120km/h 1user) 47

그림 4.3-5. PFBCH multiplier 소수부 입력 비트 제한 고정소수점 fixed-point 시뮬레이션 결과(Ped. A 3km/h 1user) 48

그림 4.3-6. 제한된 비트를 갖는 PFBCH블록도 49

그림 4.3-7. 제한된 비트를 갖는 PFBCH 검출 성능 49

그림 5.1-1. NS-RCH 기능 검증 50

그림 5.1-2. NS-RCH 보드 검증 50

그림 5.1-3. NS-RCH LMAC 간 interface 검증 51

그림 5.1-4. NS-RCH 자원 사용량 51

그림 5.1-5. NS-RCH 블록 최대 주파수 52

그림 5.2-1. HARQ 하드웨어 블록도 52

그림 5.2-2. HARQ 기능 검증 52

그림 5.2-3. HFBCH 기능 검증 결과 비교 53

그림 5.2-4. HFBCH timing 검증 54

그림 5.2-5. HFBCH timing 검증 결과 비교 54

그림 5.2-6. HARQ 자원 사용량 55

그림 5.3-1. PFBCH 하드웨어 블록도 55

그림 5.3-2. PFBCH 기능 검증 56

그림 5.3-3. PFBCH 기능 검증 결과 비교 56

그림 5.3-4. PFBCH timing 검증 57

그림 5.3-5. PFBCH timing 검증 결과 비교 57

그림 5.3-6. PFBCH 자원 사용량 58

초록보기

 본 논문은 IEEE802.16m 시스템 기지국 모뎀의 상향링크 제어 채널의 수신부 FPGA구현 결과에 대해 IEEE P802.16m/D5 문서를 바탕으로 기술한다. 상향링크 제어채널 중 Ranging 채널 HARQ Feedback 채널, Fast Feedback 채널, Bandwidth Request채널의 수신 알고리즘을 분석하고 Floating 포인트 C++ 시뮬레이터를 이용하여 검증한다. 검증 된 Floating point 시뮬레이터를 기반으로 FPGA 구현을 위한 Fixed-point 시뮬레이터를 작성하여 각 블록의 비트를 제한 한다.∆f/2 subcarrier spacing를 사용하는 NS-RCH의 경우 4k 포인트 FFT 대신 2k 포인트 FFT를 이용하여 신호를 검출하는 구조를 제안 한다. 그리고 Fixed-point 시뮬레이션 결과를 바탕으로 NS-RCH, HARQCH, PFBCH에 대해 verilog HDL 코딩하여 FPGA에서 구현 복잡도를 확인한다.

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