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Contents

Abstract 8

1. Introduction 9

2. SRAM Basics 11

2.1. SRAM Structure 11

2.1.1. Layout 11

2.1.2. Cell Transistors 13

2.2. SRAM Operation 13

2.2.1. Read operation 13

2.2.2. Write operation 14

2.2.3. Standby State 15

2.3. SRAM Stability 16

2.3.1. Static noise margin for read operation (SNM) 16

2.3.2. BWRM(Bit-line Write Margin) 18

2.3.3. Cell Ratio 20

3. SRAM Failures 21

3.1. Hard Failures 21

3.2. Soft Failures 21

3.2.1. Read Failure 21

3.2.2. Write Failure 22

3.2.3. Disturb Failure 23

4. DCCM(Direct Cell Current Monitoring) 27

4.1. SRAM Cell Array Structure 27

4.2. Schematic for Direct Cell Current Monitoring(DCCM) 27

5. Experiments 30

5.1. Experiment Method 30

5.1.1. Sorting and Failure Bitmap test 30

5.1.2. Cell Current Measurement Result 32

5.1.3. Matching Between DCCM and Nanoprober 33

5.2. Equipment 35

5.2.1. Memory Test System (MOSAID) 35

5.2.2. Nanoprober 36

5.2.3. TEM(Transmission Electro Microscopy) 37

6. Analysis 38

6.1. Cell Current Distribution 38

6.2. Modeling 40

7. Results and Conclusion 43

8. Summary and Future work 44

References 45

한글요약 46

List of Figures

Fig. 1. Cell size trend comparison with DRAM and SRAM 10

Fig. 2. SRAM bitcell circuit schematic 11

Fig. 3. SRAM bitcell Layout 13

Fig. 4. schematic for Read data “0” 14

Fig. 5. schematic for Write data “0” 14

Fig. 6. schematic for standby state 15

Fig. 7. shows a conceptual setup for modeling SNM 16

Fig. 8. The length of the side of the largest embedded square in the curve is the SNM 17

Fig. 9. (a) Schematic of the 6T bitcell at the onset of a read access 18

Fig. 9. (b) Example butterfly curve plots for SNM during hold and read 18

Fig. 10. (a) Schematic for write margin measurement setup 19

Fig. 10. (b) measured waveforms for write margin using BL sweep 20

Fig. 11. (a) schematic of Soft Read Failure of SRAM And (b) Failure modeling 22

Fig. 12. (a) Schematic of Soft Write Failure of SRAM 23

Fig. 12. (b) Modeling of Soft Write Failure of SRAM 23

Fig. 13. Disturb Failure of SRAM 25

Fig. 14. Mechanism of SRAM DNM Failure 26

Fig. 15. Cell current distribution of SRAM 26

Fig. 16. SRAM Cell array 27

Fig. 17. Two currents paths for a bit cell storing a 0 and a 1 28

Fig. 18. Cell current measuring schematic 29

Fig. 19. 8M SRAM device Sorting Bitmap 30

Fig. 20. Fail bitmap vs Vcc(process B) 31

Fig. 21. Fail bit counts vs Vcc(process B) 31

Fig. 22. Read current on real cell array 32

Fig. 23. Nanoprobing image in the real cell array 33

Fig. 24. Id-Vg curve by Nanoprobing 34

Fig. 25. MS4205 system 35

Fig. 26. The configuration of Nanoprobe's measurement environment 36

Fig. 27. TEM(Transmission Electro Microscopy) 37

Fig. 28. Test Bitmap of Single bit failures(process A) 39

Fig. 29. Pass Tr. cell current distributions by using DCCM 40

Fig. 30. abnormal cell current flip point 41

Fig. 31. Physical TEM image of abnormal flipped cell 42

Fig. 32. Failure mechanism Circuit 42

초록보기

테스트 구조나 테그(TEG)구조에 기반하는 기존의 에스램 트랜지스터 특성은 통계적 분석을 위한 다량의 데이터를 제공하지 못할 뿐만 아니라 에스램 동작에 있어 빗 불량과 특징적인 트랜지스터 특성의 상관성을 분석하는데 어려움이 있다. 에스램의 각 6 개 트랜지스터들은 지금까지 테그 패턴에서 측정되어 왔다. 지금까지는 테그 패턴에서 측정된 트랜지스터들의 특성이 실제 메모리 셀들의 특성과 잘 매칭되어 왔다. 그러나 셀 크기가 작아짐에 따라 테그 패턴의 측정을 통한 셀 특성, 특히 셀 전류 산포에 있어 실제 셀을 대변하지 못하는 한계가 나타났다. 본 논문에서는 셀 전류를 직접 실제 셀에서 측정하는 방법과 실험결과들을 제시하였다. 이는 실제 에스램의 셀 어레이에서 각 트랜지스터들의 특성을 파악할 수 있게 하였고 이를 통하여 트랜지스터 미스매치와 같은 통계적 분석에 필요한 다량의 데이터를 확보할 수 있었다. 직접적으로 셀 전류를 측정하는 방법은 에스램뿐만 아니라 타 메모리 제품에서도 효과적으로 사용되어 셀 크기 감소에 따른 미세한 트랜지스터 특성 분석에 효과적으로 사용될

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