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표제지

국문초록

목차

제1장 서론 11

제1절 PLL 의 필요성과 연구 과제 11

제2절 누설 전류와 Body 전압과의 관계 13

제3절 누설 전류와 공정, 온도와의 관계 17

제4절 Charge pump 구조와 누설 전류로 인한 문제점 20

제2장 Phase-Locked Loop 22

제1절 기본 구조 및 동작 원리 22

1. 기본 구조 22

2. 동작 원리 23

제2절 PLL 의 jitter 특성 24

제3장 Phase-Locked Loop 의 설계 27

제1절 Phase frequency detector 29

1. 기본 구조 29

2. 동작 원리 30

3. 시뮬레이션 결과 32

제2절 Charge pump 33

1. 기본 구조 및 동작 원리 33

2. 시뮬레이션 결과 34

제3절 Loop filter 35

1. 기본 구조 및 동작 원리 35

제4절 Voltage controlled oscillator 37

1. 기본 구조 37

2. 동작 원리 38

3. 시뮬레이션 결과 39

제5절 Divider-N 41

1. 기본 구조 41

2. 시뮬레이션 결과 42

제4장 Charge pump 44

제1절 바이어스 회로 44

제2절 Charge pump 형태별 비교 46

1. 기본적인 구조의 charge pump (Type A) 46

2. unit-gain amplifier 를 사용한 charge pump (Type B) 49

3. 제안하는 charge pump (Type C) 52

제3절 누설 전류량 비교 58

제5장 측정 결과 60

제1절 Layout 및 시뮬레이션 결과 60

제2절 누설 전류 측정 결과 63

제3절 Clock eye-diagram 및 jitter RMS 65

제4절 Data eye-diagram 및 jitter RMS 68

제6장 결론 70

참고문헌 71

ABSTRACTS 73

표목차

표 4.1. 누설 전류 58

표 5.1. Loyout 이후 Jitter RMS 측정 결과 66

그림목차

그림 1.1. 고속 인터페이스에서 이용되는 Phase-Locked Loop 11

그림 1.2. NMOS 트랜지스터의 symbol 13

그림 1.3. VＧ=0 일 때의 NMOS 트랜지스터(이미지참조) 14

그림 1.4. Charge pump 의 누설 전류 측정 17

그림 1.5. Charge pump 의 누설 전류 18

그림 1.6. Charge pump 누설 전류 흐름 20

그림 2.1. PLL의 기본 구조 22

그림 2.2. Jitter 24

그림 3.1. PLL 의 블록 다이어그램 27

그림 3.2. PLL 의 stability 28

그림 3.3. PFD 의 기본 구조 29

그림 3.4. PFD 의 개념적 이해 30

그림 3.5. PFD 의 시뮬레이션 결과 32

그림 3.6. CP 의 기본 구조 33

그림 3.7. CP 의 시뮬레이션 결과 34

그림 3.8. LF 의 기본 구조 35

그림 3.9. VCO 의 기본 구조 37

그림 3.10. VCO 의 시뮬레이션 결과 39

그림 3.11. Divider-N 의 기본 구조 41

그림 3.12. Divider-N 의 시뮬레이션 결과 42

그림 4.1. 바이어스 회로의 기본 구조 44

그림 4.2. 기존의 CP 회로 46

그림 4.3. unit-gain amplifier 를 사용한 CP 49

그림 4.4. LF 의 기본구조 50

그림 4.5. 제안하는 CP 의 회로 52

그림 4.6. DN＝’0’, UPB＝’0’인 경우 53

그림 4.7. CP 의 시뮬레이션 결과 53

그림 4.8. DN＝’1’, UPB＝’1’인 경우 55

그림 4.9. DN＝’1’, UPB＝’0’인 경우 57

그림 5.1. PLL Layout 이미지 60

그림 5.2. Vctrl 노드 측정 결과 61

그림 5.3. CP 의 누설 전류 측정 63

그림 5.4. Eye-diagram 및 jitter RMS 65

그림 5.5. Eye-diagram 및 jitter RMS 68

그림 6.1. Eye-diagram 및 jitter RMS 70

초록보기

데이터 통신의 속도가 점점 높아지면서 데이터 송신을 위한 clock의 주파수가 높아지게 되고, 그에 따라 주기는 줄어들기 때문에, clock의 성능을 나타내는 jitter 특성이 중요해지고 있다.

대표적인 clock 생성기로는 PLL(Phase-Locked Loop) 또는 DLL(Delay Locked Loop)이 있고, 본 논문에서는 PLL을 설계하며, jitter 특성을 좋게 하기 위한 PLL의 구성 요소인 charge pump 의 설계에 관하여 논하고자 한다.

charge pump의 스위치 역할을 하는 transistor의 누설 전류에 의한 jitter의 양을 최소화 하기 위해서 charge pump에 추가적인 회로를 제안하였으며, 기존의 charge pump, 그리고 선행 연구되어 많이 사용되고 있는 unit-gain amplifier를 사용한 charge pump와 비교 분석 하였다.

구현한 PLL은 동부 하이텍 0.13um CMOS 공정을 사용하였고, 입력전압은 1.2V 이다. 제작된 PLL은 27MHz의 reference clock을 사용하여 1.5GHz의 clock 생성이 가능하도록 했고, 면적은 330㎛×420㎛ 이다. 결론적으로, 본 논문에서 제안하는 charge pump 회로를 사용하여 jitter의 양을 16.17ps를 1.45ps로 줄일 수 있었다.

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