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표제지

국문요약

목차

제1장 서론 11

1.1. 연구 배경 11

1.2. 논문의 구성 12

제2장 델타-시그마 모듈레이터 배경이론 13

2.1. 양자화 잡음 13

2.2. 잡음 변형(Noise shaping) 16

제3장 시스템 레벨의 설계 21

3.1. 목표 설계 사양 21

3.2. 델타-시그마 모듈레이터의 설계 요소 결정 22

3.3. 모듈레이터의 구조 및 계수 선택 23

제4장 회로 레벨 설계 26

4.1. 적분기 26

4.2. OTA 28

4.3. Switched-capacitor CMFB 29

4.4. 1bit 양자화기 30

4.5. 클럭 발생기 32

4.6. 저전력 2 차 델타-모듈레이터 구현 33

4.7. 시뮬레이션 결과 35

4.8. 레이아웃 36

제5장 측정결과 38

제6장 결론 40

참고문헌 41

Abstract 42

표목차

표 3.1. 본 논문의 목표 설계 사양 21

표 3.2. 델타-시그마 모듈레이터의 설계 요소 23

표 3.3. 모듈레이터에 사용된 계수 25

표 4.1. 설계한 연산 증폭기 성능 요약 29

표 4.2. 모듈레이터에 사용된 커패시터 값 34

표 4.3. 시뮬레이션 환경 및 결과 35

그림목차

그림 1.1. ADC 구조, 응용, 해상도 및 샘플비 12

그림 2.1. 양자화기의 레벨에 따른 양자화 잡음 13

그림 2.2. 양자화 잡음의 확률 밀도함수 14

그림 2.3. 1 차 잡음변형 델타-시그마 모듈레이터의 블록도 17

그림 2.4. 1 차 잡음변형 기법이 적용된 양자화 잡음 변형 곡선 18

그림 2.5. 일반화된 잡음 변형기법에 대한 SQNR 변화곡선 20

그림 3.2. 2 차 CIFB 구조 델타-시그마 모듈레이터 23

그림 3.3. 모듈레이터 적분기의 출력 스윙 범위 24

그림 3.4. 입력 신호 크기에 따른 SQNR 25

그림 4.1. (a) 스위치드-커패시터 적분기 (b) feedback DAC 신호를 포함한 적분기 27

그림 4.2. 설계된 class-AB OTA 28

그림 4.3. 스위치드 커패시터 CMFB 회로 30

그림 4.4. 1bit 비교기와 SR-latch 31

그림 4.5. 비 중복 클럭 생성기 32

그림 4.6. 저전력 2 차 델타-시그마 모듈레이터 33

그림 4.7. 시뮬레이션을 통한 FFT 그래프 36

그림 4.8. 모듈레이터의 레이아웃과 micrograph 37

그림 5.1. 측정 환경 38

그림 5.2. 제안한 델타-시그마 모듈레이터의 출력 스펙트럼 39

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