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목차

제1장 서론 15

제2장 이론적 배경 22

제1절 TSV(Through Silicon Via) 기술의 개요 22

제2절 TSV의 열응력에 따른 신뢰성 연구 동향 27

제3절 관통홀 형성 37

2.3.1. DRIE(Deep Reactive Ion Etching) 38

2.3.2. Laser drilling 41

제4절 기능성 박막 증착 44

제5절 관통형 충전기술 47

2.5.1. 전해도금 47

2.5.2. 펄스 도금과 펄스-역펄스 도금 49

제6절 TSV의 전기적 특성 52

2.6.1. 저항 52

2.6.2. 인덕턴스 53

2.6.3. 캐패시턴스 54

2.6.4. 임피던스 및 특성임피던스 57

제7절 TSV 전기적 특성 분석 58

2.7.1. 4 point probe 측정법 58

2.7.2. Trigger delay 및 Step delay 63

2.7.3. 산란행렬(Scattering parameter) 64

2.7.4. 등가회로 및 특성파라미터 추출 67

2.7.5. 유한 해석을 위한 시뮬레이션 69

제8절 열충격 실험 72

제3장 레이저 드릴링으로 제작된 TSV의 전기적, 구조적 특징 74

제1절 머리말 74

제2절 실험방법 75

제3절 결과 및 고찰 86

제4절 요약 93

제4장 열충격 실험에 따른 TSV의 전기적, 구조적 특징 94

제1절 머리말 94

제2절 실험방법 95

제3절 결과 및 고찰 99

제4절 요약 109

제5장 TSV 구조에 따른 전기적 특징 110

제1절 머리말 110

제2절 모델링 방법 110

제3절 결과 및 고찰 111

제4절 요약 120

제6장 결론 121

참고문헌 123

ABSTRACT 133

List of Tables

〈Table 1〉 Application of TSV technology 26

〈Table 2〉 Thermo-mechanical properties of Al, Cu, Ni, W, Si 35

〈Table 3〉 The comparison of Laser and DRIE 43

〈Table 4〉 The possible of pulse plating on deposit structure 51

〈Table 5〉 Mil-Std-883A Condition 72

〈Table 6〉 Mil-Std-883A 85

〈Table 7〉 RT measurement value of node(이미지참조) 87

〈Table 8〉 Values of Rsh and Rc(이미지참조) 88

〈Table 9〉 Calculated and measured value of L and C 91

〈Table 10〉 Resistance of TSV 104

List of Figures

〈Figure 1〉 The trend of semiconductor packaging 16

〈Figure 2〉 Comparison between 2D, SoC and 3D integration packaging 18

〈Figure 3〉 3D TSV packaging market 19

〈Figure 4〉 TSV adoption timeline 19

〈Figure 5〉 Roadmap for 3D integration using TSV 20

〈Figure 6〉 The method of study 21

〈Figure 7〉 TSV diagram 3D for packaging 22

〈Figure 8〉 TSV fabrication process 24

〈Figure 9〉 Curvature measurements for (a) thermal cycling to 200℃ (b) thermal cycles with an annealing step at 300℃ for 1 h. 28

〈Figure 10〉 Interfacial cracks under Cu pad and the TSV side 29

〈Figure 11〉 Semi-loop cohesive cracks & Multiple cohesive crack 30

〈Figure 12〉 (a) FIB images of the TSV without annealing. Zoomed images on (b) top area (c) middle area (d) bottom area 31

〈Figure 13〉 FIB image of the TSV with 30minutes annealing at 410℃. Zoomed images on (b)top area (c) middle area (d) bottom 32

〈Figure 14〉 (a) Focused ion beam images of TSVs after different thermal loads. (b) Grain mapping by EBSD. (c) Average grain sizes. 33

〈Figure 15〉 TSV model geometry 34

〈Figure 16〉 TSV contact resistance 36

〈Figure 17〉 Hollow sturucture TSV and contact resistance 36

〈Figure 18〉 Various technologies for forming via hole 37

〈Figure 19〉 Via etching (a) DRIE (b) Laser 39

〈Figure 20〉 Schematics of DRIE process 40

〈Figure 21〉 Laser drilling process advantage 41

〈Figure 22〉 SiO₂ molecular structure 45

〈Figure 23〉 Structure of functional layer 46

〈Figure 24〉 Defect in Cu filled via 50

〈Figure 25〉 Resistance of conductor 52

〈Figure 26〉 Inductance and formula 53

〈Figure 27〉 The structure of (a) Strip lines (b) Microstrip lines 54

〈Figure 28〉 The equivalent circuit of (a) capacitance (b) even mode capacitance (C) odd mode capacitance 55

〈Figure 29〉 4 point probe measurement method 59

〈Figure 30〉 Illustration of measurement configrution to determine electrical resistance, resistivity and sheet resistance 60

〈Figure 31〉 Diameter of circular type and probe spacing 61

〈Figure 32〉 Size of square type sample and probe spacing 62

〈Figure 33〉 Trigger & Step delay Time 63

〈Figure 34〉 2 port network circuit 65

〈Figure 35〉 2 port network circuit of S parameter 67

〈Figure 36〉 T-equivalent circuit 68

〈Figure 37〉 Method of Momentum 69

〈Figure 38〉 Momentum analysis for 3EA TSV structure 71

〈Figure 39〉 Thermal shock cycle 73

〈Figure 40〉 Thermal shock tester 73

〈Figure 41〉 The cross section of the via chain structure 76

〈Figure 42〉 The surface of daisy chain after cleaning 76

〈Figure 43〉 PPR plating method 77

〈Figure 44〉 TSV shape after CMP process 78

〈Figure 45〉 The cross section of via chain structure 78

〈Figure 46〉 Probe station and Impedance analyzer 79

〈Figure 47〉 4 point probe measurement 80

〈Figure 48〉 Front side of daisy chain 80

〈Figure 49〉 Back side of daisy chain 81

〈Figure 50〉 Layout mapping and layer 82

〈Figure 51〉 1EA TSV simulation structure 82

〈Figure 52〉 Port1, Port2 connection for simulation 83

〈Figure 53〉 5EA TSV simulation structure side view 83

〈Figure 54〉 Thermal cycle 85

〈Figure 55〉 Daisy chain for Rsh(이미지참조) 86

〈Figure 56〉 The relationship between I and V in daisy chain 86

〈Figure 57〉 Layout for RT(이미지참조) 87

〈Figure 58〉 Z0 in daisy chain of Cu filled TSV(이미지참조) 89

〈Figure 59〉 Simulated Z0 comparison of 1EA, 3EA, 5EA(이미지참조) 90

〈Figure 60〉 Cross-section of Cu filled TSV after the thermal shock test by (a) 500 cycles (b) 1,000 cycles 92

〈Figure 61〉 Side view of TSV measurement sample 96

〈Figure 62〉 Trigger and step delay time 97

〈Figure 63〉 TSV crack by CTE mismatch(1,000 cycle) 99

〈Figure 64〉 Cracking in TSV by Cu ion drift(1,000 cycles) 100

〈Figure 65〉 SiO₂ failure mechanism by Cu ion drift 101

〈Figure 66〉 Mutual capacitance by thermal shock cycle 102

〈Figure 67〉 TSV mutual capacitance with different probe size 103

〈Figure 68〉 T equivalent circuit of TSV 105

〈Figure 69〉 Cm between measured and simulated TSV(이미지참조) 107

〈Figure 70〉 Mutual capacitance with different TSV pitch 107

〈Figure 71〉 TSV stack on (a) 1EA (b) 3EA (c) 5EA 111

〈Figure 72〉 S11 for TSV stacking from 1EA to 5EA 112

〈Figure 73〉 S21 for TSV stacking from 1EA to 5EA 112

〈Figure 74〉 Characteristic impedance for different TSV stacking 113

〈Figure 75〉 Different shape of TSV 114

〈Figure 76〉 S11 for different shape TSV 115

〈Figure 77〉 S21 for different shape TSV 115

〈Figure 78〉 Characteristic impedance for different shape TSV 116

〈Figure 79〉 Characteristic impedance formula for modeling 116

〈Figure 80〉 Different height of TSV 117

〈Figure 81〉 S11 for different height of TSV 118

〈Fighre 82〉 Characteristic impedance for different height TSV 118

〈Figure 83〉 Summary of TSV modeling according to frequency 119

초록보기

 현대에 들어서 전자 및 통신시장은 소형화, 경량화, 고성능 및 고기능화된 제품을 요구하고 있다. 따라서, 이를 구현하기 위한 다양한 방안 중칩을 적층시킨 3차원 패키징 기술이 각광을 받고 있다. 특히 칩으로 사용되는 실리콘 웨이퍼에 관통 홀(through via)을 형성하고, 관통 홀에 도전성 금속인 구리(Cu)를 전해도금으로 충전시킨 후, 칩 위에 형성된 범프를 통해 칩을 직접 연결하는 TSV(Through Silicon Via)기술에 많은 관심이 모아지고 있다.

향후 2015년을 기준으로 약 41억 달러 시장규모로 예측되는 TSV기술의 장점으로는 기존의 패키징 접합기술에 비하여 입·출력 단자의 위치 및 개수의 제한이 없어 자유롭게 설계가 가능하다는 것이다. 이를 통해 칩성능 위주의 설계가 가능하게 되었고, 칩 간 최단 거리 설계를 통해 향상된 신호 특성은 칩 간 고속, 저전력 통신을 가능하게 할 수 있다.

하지만, TSV를 활용한 3차원 패키징 기술은 다양한 재료로 이루어진 복잡한 구조로 되어있고, 배선(interconnect)의 수가 증가하고 칩의 크기가 작아짐에 따라 열응력 및 기계적 피로 파괴 등과 같은 신뢰성 문제가 발생할 가능성이 매우 많다.

최근 이를 바탕으로 TSV의 기계적 파괴에 관한 연구는 매우 활발히 이루어지고 있으나, 신뢰성 환경인 열충격 조건에서 TSV의 파괴현상 및 전기적 특성에 관한 연구는 매우 초보적인 수준이다. 따라서 본 논문은 신뢰성 환경인 열충격 조건에서 다양한 TSV의 전기적 특성과 파괴 현상을 관찰하고 그 기구를 규명하였다.

연구의 첫 번째 과정으로 TSV를 Laser drilling을 사용하여 제작하였다. 이를 바탕으로 새로운 전기적 특성 측정 구조인 Daisy chain를 적용하고, 4 point probe 측정법을 통해서 Rsh, Rc, Zo, CP, Ls의 전기적 특성 값을 분석하였다. 구조적 분석은 FE-SEM(Field Emission-Scanning Electron Microscopy)활용하였으며, 분석결과 비아(via) 내부는 비교적 안정적으로충전되어 있음을 알 수 있었다. 마지막으로 열충격 500 사이클까지는 보이드(void)나 크랙이 발생되지 않았지만, 1,000 사이클에서는 구리와 기판으로 사용된 실리콘 웨이퍼의 열팽창계수 차이에 의해 TSV와 실리콘 웨이퍼의 경계면에서 보이드와 크랙이 발생됨을 확인하였다.

두 번째 과정으로 DRIE(Deep Reactive Ion Etching)로 제작된 TSV의 구조에서 전기적 특성을 분석하였고, 상호 캐패시턴스 변화를 통하여 열에 의한 파괴 기구를 규명하였다. Trigger delay time 및 step delay time 측정법을 통해서, 전기적 특성 값을 S파라미터로 측정 후 Z파라미터로 변형하여 Rc, CP, Ls, Zo, Cm을 측정하고, 시뮬레이션 값과 상호 비교 분석하였다. 측정결과 500 사이클 이후부터 Cu 이온 drift 발생이 시작되었고, 이로 인한 유전율 변화를 통해 TSV간 상호 캐패시턴스가 감소되었다. 즉 TSV를 충전하고 있는 구리는 열충격 실험과 같은 가혹한 환경에서 이온 확산속도가 더욱 빨라짐을 확인 할 수 있었다.

마지막 과정으로 3차원 패키징 모듈에 사용되는 TSV는 시스템에 사용되는 칩의 용도에 따라 다양한 형태인 적층, 크기, 높이로 변형되어 사용된다. 이에 따라 TSV의 특성에 영향을 줄 수 있는 구조적인 변수를 바탕으로 시뮬레이션 모델링을 각각 실시하고, 1㎐~10㎓의 주파수 대역을 기준으로 S11, S21 및 특성임피던스 분석을 통해 TSV의 전기적 특성을 분석하였다. 분석결과 주파수 1㎐~10㎓범위에서 TSV는 3층 적층까지 양호한 특성을 보이고, 높이 240㎛까지는 기생성분이 작아 신호 감쇄가 적었으며, 형태별로는 원기둥형, 직사각형, 타원형, 삼각기둥형 순으로 양호한 특성을 갖는 것으로 확인되었다.

향후 본 연구결과는 TSV 기술을 적용한 3차원 패키징 반도체 제작공정에서 효율적인 자료로 활용될 것을 기대한다.

참고문헌 (66건) : 자료제공( 네이버학술정보 )

참고문헌 목록에 대한 테이블로 번호, 참고문헌, 국회도서관 소장유무로 구성되어 있습니다.
번호 참고문헌 국회도서관 소장유무
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7 Sloped Through Wafer Vias for 3D Wafer Level Packaging 네이버 미소장
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24 Approaching a uniform bump height of the electroplated solder bumps on a silicon wafer 네이버 미소장
25 Ultra-high-density interconnection technology of three-dimensional packaging 네이버 미소장
26 Architectural implications and process development of 3-D VLSI Z-axis interconnects using through silicon vias 네이버 미소장
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48 Measurement and analysis of thermal stresses in 3D integrated structures containing through-silicon-vias 네이버 미소장
49 Current Status of Research and Development for Three-Dimensional Chip Stack Technology 네이버 미소장
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51 Materials Science: Blue Laser Race Turns Red-Hot 네이버 미소장
52 Through wafer copper via for silicon based SiP application 네이버 미소장
53 2007, “Stability and stabilization of time-delay system”, An eigenvalue based approach. 미소장
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56 Failure analysis of through-silicon vias in free-standing wafer under thermal-shock test 네이버 미소장
57 2009, proceeding of Electronic Components and Technology Conference, pp.624. 미소장
58 2004, “Design and fabrication of a flip chip on chip 3D packaging structure with a TSV for underfill dispensing”, Institute of Electrical and Electronics Engineers, pp.413. 미소장
59 Effect of Under Bump Metallization (UBM) on Interfacial Reaction and Shear Strength of Electroplated Pure Tin Solder Bump 소장
60 Yole development, 2008, “3-D TSV Interconnects”, Equipment & materials 2008 report, pp.158~179. 미소장
61 High Speed Cu Filling Into TSV by Pulsed Current for 3 Dimensional Chip Stacking 소장
62 2011, “알기쉬운 회로이론”, 양서각. 미소장
63 Biased-Thermal Stress 인가에 의한 Copper Through-Silicon Via의 파괴에 관한 연구 소장
64 2009, “Fabrication of Through Silicon Via using Laser Drilling Process”, Journal of the Korean Society for Precision Engineering Vol. 26, No. 12, pp.41∼46. 미소장
65 Multi-Chip Packaging에서의 TSV 구조에 대한 열 피로 및 Warpage 연구 소장
66 전해도금을 이용한 TSV 고속충전 및 non-PR Sn-3.5Ag 범프를 이용한 3차원 칩 적층 소장

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