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표제지

요약

Abstract

목차

제1장 서론 14

제2장 아날로그 디지털 변환기의 개요 24

2.1. 아날로그 디지털 변환기의 기본 원리 24

2.1.1. 아날로그 디지털 변환기의 개요 24

2.1.2. 아날로그 디지털 변환기의 샘플링 주파수 25

2.1.3. 아날로그 디지털 변환기의 해상도 27

2.1.4. 아날로그 디지털 변환기의 양자화 오차 28

2.2. SAR ADC 31

2.2.1. SAR ADC의 기본 구조 31

2.2.2. SAR ADC의 동작 방식 33

2.2.3. SAR ADC의 커패시터 디지털 아날로그 변환기 35

2.3. 단일 경사형 ADC 41

2.3.1. 단일 경사형 ADC의 기본 구조 41

2.3.2. 단일 경사형 ADC의 동작 방식 42

2.3.3. 단일 경사형 ADC의 램프 함수 발생기 43

제3장 제안하는 SAR-SS 아날로그 디지털 변환기 설계 45

3.1. 제안하는 재구성 가능한 하이브리드 ADC의 설계 방법론 45

3.2. 제안하는 재구성 가능한 하이브리드 ADC의 구조 및 동작 50

3.2.1. 제안하는 재구성 가능한 하이브리드 ADC의 구조 50

3.2.2. 제안하는 재구성 가능한 하이브리드 ADC의 동작 54

3.2.3. 제안하는 재구성 가능한 하이브리드 ADC의 비트 이동 방법 56

3.3. 제안하는 재구성 가능한 하이브리드 ADC의 설계 60

3.3.1. 단일 경사형 ADC 비트 이동 블록 60

3.3.2. 재구성 가능한 SAR 로직 63

3.3.3. 커패시터 DAC 와 커패시터 DAC 제어 스위치 어레이 65

3.3.4. 래치 비교기 68

3.3.5. 출력 레지스터 71

3.3.6. 재구성 가능한 리셋 신호 발생기 77

제4장 실험 및 고찰 80

4.1. 제안하는 재구성 가능한 하이브리드 ADC의 모의실험 결과 80

4.1.1. 선 모의실험 결과 80

4.1.2. 후 모의실험 결과 83

4.2. 제안하는 하이브리드 ADC의 측정 결과 88

제5장 결론 109

참고문헌 110

표목차

표 1.1. 기존에 설계된 플래시-SAR ADC 들의 성능 비교 15

표 1.2. 기존에 설계된 파이프라인-SAR ADC 들의 성능 비교 16

표 1.3. 기존에 설계된 델타 시그마-SAR ADC 들의 성능 비교 17

표 1.4. 기존에 설계된 SAR-단일 경사형 ADC 들의 성능 비교 18

표 3.1. 일정한 M 값에 대한 ADC의 변환 시간 47

표 3.2. 일정한 N 값에 대한 ADC의 변환 시간 48

표 3.3. C₁C₀에 의한 해상도 재구성 방식 53

표 3.4. 해상도에 따른 SAR 로직과 B₃B₂B₁B₀의 연결 방식 56

표 3.5. 비트 이동 방법에 따른 Q₅~Q₀의 결정 방식 57

표 3.6. SW1. SW2 신호에 따른 SAR 로직의 해상도 재구성 64

표 3.7. 해상도에 따른 D 플립플롭 어레이의 입력 신호 72

표 3.8. 해상도에 따른 OUT[5:0]의 출력 76

표 3.9. 해상도에 따른 TRESET의 값[이미지참조] 78

표 4.1. 제안하는 재구성 가능한 하이브리드 ADC의 선/후 모의실험 및 측정 결과 105

표 4.2. 제안하는 재구성 가능한 하이브리드 ADC의 성능 비교 표 108

그림목차

그림 1.1. 커패시터 DAC를 재구성하여 시분할 채널 수를 바꿀 수 있는 ADC 구조 20

그림 1.2. 커패시터 DAC를 재구성하여 해상도를 바꿀 수 있는 ADC 구조 21

그림 1.3. 커패시터 DAC를 재구성하여 1 클럭당 변환되는 데이터의 수를 바꾸는 ADC 구조 22

그림 2.1. 아날로그 디지털 변환기의 개념도 24

그림 2.2. 나이퀴스트 샘플링 이론 26

그림 2.3. Aliasing 개념도 26

그림 2.4. 아날로그 디지털 변환기의 양자화 오차 28

그림 2.5. 3비트 아날로그 디지털 변환기의 양자화 및 양자화 오차 값 29

그림 2.6. 일반적인 SAR ADC의 블록 다이어그램 31

그림 2.7. 4비트 SAR ADC의 비트 결정 방식 34

그림 2.8. 기본적인 4비트 커패시터 DAC의 구조 35

그림 2.9. 커패시터 DAC의 출력 전압 결정 과정 38

그림 2.10. 스플릿 커패시터를 사용한 커패시터 DAC 39

그림 2.11. 커먼 센트로이드 방식을 적용한 커패시터 DAC 레이아웃의 예 40

그림 2.12. 일반적인 단일 경사형 ADC의 블록 다이어그램 41

그림 2.13. 단일 경사형 ADC의 동작 타이밍도 42

그림 2.14. 아날로그 램프 함수 발생기 43

그림 2.15. 디지털 램프 함수 발생기 44

그림 3.1. 일정한 M 값에 대한 ADC의 변환 시간 그래프 47

그림 3.2. 일정한 N 값에 대한 ADC의 변환 시간 그래프 48

그림 3.3. 제안하는 재구성 가능한 하이브리드 ADC의 블록도 50

그림 3.4. 단일 경사형 ADC 비트 이동 블록의 블록도 51

그림 3.5. 제안하는 하이브리드 ADC의 동작 타이밍도 54

그림 3.6. 단일 경사형 ADC 비트 이동 방법의 블록도 (a) 12비트 해상도인 경우, (b) 13비트 해상도인 경우, (c) 14비트 해상도인 경우 59

그림 3.7. 4비트 디지털 램프 함수 생성기의 블록도 60

그림 3.8. 4비트 디지털 램프 함수 생성기의 동작 파형 (a) 12비트 해상도인 경우, (b) 13비트 해상도인 경우, (c) 14비트 해상도인 경우 62

그림 3.9. 단일 경사형 ADC 비트 이동 블록의 레이아웃도 62

그림 3.10. 재구성 가능한 SAR 로직의 회로도 63

그림 3.11. 재구성 가능한 SAR 로직의 레이아웃도 64

그림 3.12. 커패시터 DAC의 회로도 65

그림 3.13. 커패시터 DAC의 레이아웃도 66

그림 3.14. 커패시터 DAC 제어 스위치 어레이의 회로도 67

그림 3.15. 커패시터 DAC 제어 스위치 어레이의 레이아웃도 67

그림 3.16. 래치 비교기의 회로도 68

그림 3.17. 비교기 회로의 완성된 구조 69

그림 3.18. 래치 비교기의 레이아웃도 70

그림 3.19. 출력 레지스터의 블록도 71

그림 3.20. 단일 경사형 코드 감지 레지스터의 회로도 72

그림 3.21. 출력 코드 선택 멀티플렉서와 D 플립플롭 어레이의 회로도 73

그림 3.22. 단일 경사형 ADC의 출력 코드 타이밍도 74

그림 3.23. 4비트 감산기의 회로도 75

그림 3.24. 4비트 -1 감산기 블록의 완성된 구조 75

그림 3.25. 4비트 감산기를 제외한 출력 블록의 레이아웃도 76

그림 3.26. 4비트 -1 감산기 블록의 레이아웃도 76

그림 3.27. 재구성 가능한 리셋 신호 발생기의 회로도 77

그림 3.28. 초기화 신호의 타이밍도 79

그림 3.29. 재구성 가능한 리셋 신호 발생기의 레이아웃도 79

그림 4.1. 12비트 해상도에서의 선 모의실험 FFT 결과 81

그림 4.2. 13비트 해상도에서의 선 모의실험 FFT 결과 82

그림 4.3. 14비트 해상도에서의 선 모의실험 FFT 결과 82

그림 4.4. 제안하는 ADC의 레이아웃도 83

그림 4.5. 12비트 해상도에서의 후 모의실험 FFT 결과 84

그림 4.6. 13비트 해상도에서의 후 모의실험 FFT 결과 84

그림 4.7. 14비트 해상도에서의 후 모의실험 FFT 결과 85

그림 4.8. 제안하는 ADC의 후 모의실험에 대한 선형도 (a) DNL, (b) INL 86

그림 4.9. 제안하는 ADC의 전력 소모 모의실험 결과 87

그림 4.10. 제안하는 ADC의 칩 사진 88

그림 4.11. 제안하는 ADC의 제작된 시험 기판 사진 89

그림 4.12. 제작된 시험 기판의 측정 환경 사진 90

그림 4.13. 입력 신호의 신호 대 잡음 비 91

그림 4.14. 주파수에 따른 입력 신호의 신호 대 잡음 비 변화 92

그림 4.15. 제작된 시험 기판의 측정 과정 사진 93

그림 4.16. 측정된 ADC의 초기화 신호 파형 (a) 12비트 해상도인 경우, (b) 13비트 해상도인 경우, (c) 14비트 해상도인 경우 95

그림 4.17. 측정된 ADC의 비교기 출력 신호 파형 95

그림 4.18. 램프 함수를 인가한 경우 ADC의 출력 파형 96

그림 4.19. 로직 분석기로 복원된 램프 함수 입력 97

그림 4.20. 로직 분석기로 복원된 사인 함수 입력 98

그림 4.21. 12비트 해상도에서의 시험 기판 측정 FFT 결과 99

그림 4.22. 13비트 해상도에서의 시험 기판 측정 FFT 결과 99

그림 4.23. 14비트 해상도에서의 시험 기판 측정 FFT 결과 100

그림 4.24. 제안하는 ADC의 클럭 주파수에 따른 유효 비트 수 측정 101

그림 4.25. 제안하는 ADC의 입력 주파수에 따른 유효 비트 수 측정 102

그림 4.26. 제안하는 하이브리드 ADC의 시험 기판 선형도 측정 결과 (a) DNL, (b) INL 103

그림 4.27. 제안하는 하이브리드 ADC의 전력 소모 측정 결과 103

초록보기

 본 논문에서는 웨어러블 디바이스에서 심전도, 근전도, 뇌전도와 같은 생체 전기 신호를 처리하는 시스템에 사용 가능한 아날로그 디지털 변환기(Analog to Digital Converter, ADC)를 제안한다. 생체 전기 신호는 주파수와 진폭 등 그 특성이 모두 다르며, 이들을 디지털 신호로 변환하기 위해서는 각 신호의 특성에 맞는 사양의 ADC 가 필요하다. 본 논문에서는 외부에서 인가하는 신호에 따라 해상도와 변환 속도를 변화시킴으로써 하나의 ADC 로 여러 전기 생체 신호를 모두 처리할 수 있는 재구성 가능한 ADC 를 제안한다. 또한 낮은 전력 소모와 높은 선형성을 동시에 달성할 수 있도록, 축차 비교형(Successive Approximation Register, SAR) ADC 와 단일 경사형(Single-slope, SS) ADC 를 융합한 SAR-SS 하이브리드 구조를 채택하였다. 제안하는 재구성 가능한 하이브리드 ADC 는 상위 8~10 비트를 SAR ADC 가 변환하며, 변환 후의 잔여 전압을 4 비트 단일 경사형 ADC 가 변환하도록 설계되었다. 따라서 전체 ADC 의 해상도는 12~14 비트로 재구성할 수 있는 구조이다.

또한 제안하는 ADC 는 비트 이동 방법을 통해 해상도 및 변환 속도를 재구성할 수 있다. SAR ADC 가 상위 8~10 비트를 변환할 때, 4 비트 단일 경사형 ADC 가 상위 9~11 비트부터 상위 12~14 비트를 변환할 수 있도록, 단일 경사형 ADC 의 출력 코드에 대해 해상도에 따라 비트 이동 연산을 수행하는 방법이다. 비트 이동 방법으로 인해 제안하는 ADC 는 해상도가 높아질수록 변환 시간이 기하급수적으로 증가하는 단일 경사형 ADC 의 해상도를 고정시킴으로써, 해상도가 14 비트로 증가하더라도 변환 시간은 12 비트 해상도인 경우와 큰 차이가 없다.

제안하는 ADC 는 CMOS 28nm 1-poly 8-metal 을 사용하여 제작되었으며, 레이아웃 면적은 1150μm x 550μm 이다. 소모 전력은 아날로그 전력 소모 23.8μW 와 디지털 전력 소모 10.2μW 를 합하여 34.0μW 이며, ENOB 는 10.81 비트, INL/DNL 은 ±3.5LSB / ±3.6LSB, FoM 은 53.0fJ/step 이다.

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