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Title Page 1

Summary 4

Contents 5

1. Introduction 9

2. Backgrounds 12

2.1. High-Speed Serial Interfaces 12

2.1.1. Clocking Method 14

2.2. Clock and Data Recovery 17

2.2.1. Phase Error Detection 19

2.2.2. Frequency Error Detection 23

2.2.3. Harmonic Locking Issue 30

3. Design of the Proposed CDR 32

3.1. Overall Structure 32

3.2. BBPD-based Phase and Frequency Detector 33

3.2.1. Sense Amplifier-based Flip-Flop and Retimer 34

3.2.2. Frequency Detector 38

3.3. Lock Detector 44

3.4. Digitally Controlled Oscillator 46

4. Measurement Results 52

5. Conclusion 57

References 58

초록 60

List of Tables 8

Table 3.1. The truth table for the SR NANDS latch 35

Table 3.2. The table for phase deviation according to the frequency band and Kdp 51

Table 4.1. Performance Summary 56

List of Figures 6

Fig.1.1. System architecture and interconnection diagram of PC 9

Fig.1.2. Development of display resolution 10

Fig.2.1. Architecture of a serial communication interface 12

Fig.2.2. Block diagram of synchronous clocking 14

Fig.2.3. Block diagram of mesochronous clocking 15

Fig.2.4. Block diagram of plesiochronous clocking 15

Fig.2.5. Block diagram of digital and analog clock and data recovery 17

Fig.2.6. Block diagram of Hogge phase detector circuit and its transfer function 19

Fig.2.7. Timing diagrams of the relationships between various signals when (a) clock is late and (b) early case 20

Fig.2.8. Block diagram of Alexander phase detector circuit and its transfer function 21

Fig.2.9. Timing diagrams of the relationships between input data and recovered clock when (a) clock is early and (b) late case 22

Fig.2.10. Architecture of conventional DQFD 23

Fig.2.11. Operation principle of DQFD : (a) state model and (b) state diagram 24

Fig.2.12. Block diagram of a BBPD-based FLL 26

Fig.2.13. Operation principle of frequency acquisition 27

Fig.2.14. Architecture of multi-phase oversampling FD 28

Fig.2.15. Operation principle of frequency detection when (a) fCLK 〉 fDATA and (b) fCLK 〈 fDATA[이미지참조] 29

Fig.2.16. Continuous FD output according to the BBPD transfer function 30

Fig.2.17. Behavior of harmonic locking operation and its timing diagram 31

Fig.3.1. Overall block diagram of proposed CDR 32

Fig.3.2. Block diagram of a BBPD-based PFD 33

Fig.3.3. (a) Schematic and (b) operational waveforms of the conventional sense amplifier-based flip-flop @8.1. GHz 34

Fig.3.4. Timing diagram of the alignment of sampled data 36

Fig.3.5. Overall block diagram of proposed frequency detector 38

Fig.3.6. Operation principle of falling edge-based frequency detection when (a) fCLK 〉 fDATA and (b) fCLK 〈 fDATA[이미지참조] 39

Fig.3.7. Complementary behavioral waveforms according to frequency relationship 40

Fig.3.8. (a) Block diagram of counter-based block generator and (b) operation of the enable/disable counter 41

Fig.3.9. Waveforms of the block generator behavior 42

Fig.3.10. Flowchart of the coarse and fine lock detector 44

Fig.3.11. BBPD output according to the frequency offset 45

Fig.3.12. Block diagram of the digitally controlled oscillator 46

Fig.3.13. Block diagram of the digitally controlled resistor 47

Fig.3.14. Measured dual band curves of the DCO 48

Fig.3.15. Block diagram of the MOSCAP bank for direct proportional path 49

Fig.3.16. Post-layout simulation result of frequency deviation according to Kdp 50

Fig.4.1. Die micrograph with a magnified layout 52

Fig.4.2. Measurement setup 53

Fig.4.3. Measured frequency acquisition behavior of (a) high-to-low and (b) low-to-high process 54

Fig.4.4. Measured jitter of the recovered clock and data at (a) 1.62 Gbps, (b) 2.7 Gbps, (c) 5.4 Gbps, and (d) 8.1 Gbps 55

Fig.4.5. Power breakdown[내용없음] 7

초록보기

 고해상도 디스플레이와 게임 및 가상 현실과 같은 데이터 집약적인 애플리케이션의 발전으로 데이터 속도가 증가하고 있다. 이러한 고속 직렬 인터페이스에서 클록 및 데이터 복구(CDR)는 수신기 클록을 수신 데이터 스트림에 정확하게 일치시켜 안정적인 데이터 복구를 보장하기 위한 핵심 블록이다. 다양한 인터페이스와의 호환성을 높이고 다양한 데이터 속도를 지원하기 위해 광범위한 주파수를 포괄하는 CDR이 연구되어왔다. 본 논문은 기준 클럭이 없는 클럭 및 데이터 복원회로를 제안한다. 넓은 범위의 동작을 지원하면서 발생하는 알렉산더 위상 검출기에 기반한 주파수 검출기의 고조파 잠금 문제를 분석을 바탕으로 초기 주파수에 관계없이 빠른 주파수 획득과 고조파 잠금 문제를 해결하였다. 제안된 CDR은 거친 주파수 감지 단계와 미세 주파수 감지 단계로 구성된 2단계 주파수 감지 메커니즘을 활용하여 빠른 주파수 획득과 고조파에서 안전한 성능을 달성한다. 거친 단계는 스텝 함수 펄스를 사용하여 목표 주파수에 빠르게 접근하여 고조파에서 지체 없이 벗어나고, 미세 단계는 정밀한 조정을 통해 주파수를 ±0.4% 오프 셋 이내로 고정시킨다.

다양한 데이터 속도와 입력 신호 패턴에 빠르게 적응하고 다양한 초기 주파수 조건에서 동작 가능한 주파수 획득 동작을 측정을 통해 검증하였다. 제안된 주파수 검출기는 주파수 획득 속도를 크게 개선하여 이전 설계보다 약 75% 빠른 2μs 이내로 주파수 잠금을 달성한다. 제안하는 CDR은 28nm CMOS 공정을 사용하여 설계되었다. 설계된 칩은 0.12mm² 의 면적을 차지하며, 1.0V 공급 전압에서 8.1Gbps PRBS7 데이터를 수신할 때 18.15mW의 전력을 소비하여 2.24pJ/b의 에너지 효율을 달성한다.

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