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Title Page 1

Summary 4

Contents 5

1. Introduction 10

1.1. Motivations to Study 10

1.2. Thesis Organization 12

2. Fundamentals of PAM-4 Signaling 13

2.1. Introduction to PAM-4 Signaling 13

2.1.1. Definition and Basic Principles of PAM-4 13

2.1.2. Advantages of PAM-4 Over NRZ 14

2.1.3. Challenges in PAM-4 Compared to NRZ 16

2.1.4. Ratio of level Mismatch (RLM) 18

2.2. PAM-4 Signaling Components 19

2.2.1. Transmitter Architecture in PAM-4 21

2.2.2. Receiver Architecture in PAM-4 23

2.3. Signal Encoding and Decoding in PAM-4 25

2.3.1. Encoding Techniques in PAM-4 25

2.3.2. Decoding Techniques in PAM-4 26

2.4. Application of PAM-4 in High-Speed Data Transmission 28

3. Component and Considerations of an Analog PAM-4 Receiver 29

3.1. Analog Front-End (AFE) 30

3.1.1. Continuous Time Linear Equalizer (CTLE) 30

3.1.2. Variable Gain Amplifier (VGA) 32

3.1.3. Buffer 33

3.2. Decision Feedback Equalizer (DFE) 34

3.2.1. Summer 36

3.2.2. Sampler/Comparator 37

3.2.3. Feedback Path 38

4. Proposed PAM-4 Receiver 39

4.1. Overall Receiver Architecture 39

4.2. Pulse Amplitude Comparator (PAC) for LSB 40

4.2.1. Concept of the PAC 40

4.2.2. Analysis of the PAC Operation 41

4.3. Modified Summation Method 49

4.3.1. Method of Applying Modified Tap Weights 49

4.3.2. Modified CML Summer Structure 50

4.3.3. Results of the Simulation Verification for the Proposed Summer 51

5. Measurement Results 53

6. Conclusions 59

References 60

초록 62

List of Tables 9

Table 4.1. Comparison of tap weights according to conventional and proposed summation methods 49

Table 5.1. Comparison with other works 58

List of Figures 7

Fig.1.1. Conventional analog-based PAM-4 receiver architecture 10

Fig.2.1. Signal structures of NRZ and PAM-4 signaling 13

Fig.2.2. Bit density comparison between NRZ and PAM-4 signaling 14

Fig.2.3. Limits of PAM-4 signaling 16

Fig.2.4. Voltage levels of PAM-4 signal 18

Fig.2.5. PAM-4 signaling architecture 19

Fig.2.6. Block diagram of PAM-4 transmitter architecture 21

Fig.2.7. Two types of PAM-4 drivers: voltage-mode (VM) and current-mode (CM) drivers 22

Fig.2.8. Block diagram of digital and analog PAM-4 receiver architecture 23

Fig.2.9. Comparison of two encoding methods in PAM-4 signaling: binary code mapping and gray code mapping 25

Fig.2.10. Decoding methods for PAM-4 signals: binary code mapping and gray code mapping 26

Fig.3.1. Block diagram of components in an analog PAM-4 receiver 29

Fig.3.2. The AC response of the CTLE 30

Fig.3.3. Schematics of the CTLE and the graph of low frequency gain tuning 31

Fig.3.4. The AC response of the VGA 32

Fig.3.5. Concept of inter-symbol interference (ISI) 34

Fig.3.6. configuration of a conventional DFE and the waveform of a signal after DFE application 35

Fig.3.7. Comparison between NRZ and PAM-4 summer structure 36

Fig.3.8. Schematic of (a) the conventional differential CML comparator, and (b) the differential CML comparator with offset control 37

Fig.3.9. Timing constraint of the DFE 38

Fig.4.1. Block diagram of proposed PAM-4 receiver architecture 39

Fig.4.2. Schematics of the conventional CML comparator for MSB and the PAC for LSB 40

Fig.4.3. Concept of the PAC 41

Fig.4.4. Equivalent circuit of the proposed PAC 42

Fig.4.5. Schematic and corresponding I-V characteristics of transistor group: (a) schematics of two paths, I-V curve for (b) path A, (c) VDS3〉2∆V case of path B,...[이미지참조] 43

Fig.4.6. Variation of equivalent Resistance (1/Gm) with ∆V / Vov[이미지참조] 46

Fig.4.7. Simulation results of the PAC: (a) comparison graph of the outputs of the conventional comparator and the PAC, (b) offset of the PAC 47

Fig.4.8. Schematic of the modified CML summer 50

Fig.4.9. The current ratio (IMSBl/IXOR) between the MSB path and the XOR path depending on the presence or absence of the dummy stack[이미지참조] 51

Fig.4.10. The simulated eye diagrams for the input and output of the summer 51

Fig.5.1. Die micrograph and layout of proposed PAM-4 receiver 53

Fig.5.2. Measurement setup of the proposed receiver 53

Fig.5.3. Eye diagram: (a) before and (b) after channel attenuation 54

Fig.5.4. Eye diagram of the signals restored through the receiver: (a) MSB signal and (b) LSB signal 55

Fig.5.5. Bathtub curve for (a) MSB signal and (b) LSB signal 55

Fig.5.6. Timing diagram of the PAM-4 signal and the output signal and clock restored through the proposed receiver 56

Fig.5.7. Power breakdown for conventional and proposed PAM-4 receivers 56

초록보기

 데이터 전송 속도가 증가함에 따라 기존에 사용하던 NRZ 방식의 송수신은 대역 폭 제한이 발생합니다. 따라서 신호의 진폭 변조를 통해 채널에 부과되는 대역폭 제한을 해결하기 위해 펄스 진폭 변조 (PAM) 시그널링이 제안되었습니다. 4 레벨 펄스 진폭 변조 (PAM-4)는 하나의 심볼에 두개의 비트를 담아 전송하는 방법으로 기존의 방식에 비해 절반의 대역폭만을 소모하기 때문에, 차세대 고속 통신 인터페이스 분야에서 활발하게 연구되고 있습니다.

기존의 PAM-4 수신기에는 신호 수신을 위한 3개의 비교기와 신호 복원을 위한 디코더가 필요합니다. PAM-4가 심볼당 2비트를 내장한다는 점을 감안할 때, 비교기 당 비트 처리 효율은 0.67 이하로 떨어집니다. 또한 비교기에서 출력된 신호는 디코딩 과정을 거쳐야 기존의 2개의 비트 신호로 복원될 수 있습니다.

제안된 수신기에서는, 이러한 비효율성을 해결하기 위해 진폭 검출 기반 비교기인 PAC를 제안합니다. 이 PAC는 이전에 두 개의 비교기와 디코더가 필요했던 LSB 검출 동작을 단일 비교기로 수행할 수 있습니다. 새로운 비교기에는 기존과 동일한 양의 전력이 필요하며, 이는 비교기 및 디코더의 수가 감소하여 에너지 효율이 향상됩니다. 채널로 인한 신호 감쇠를 보상하기 위해 CLTE 및 DFE 회로가 소개됩니다. 특히 PAM-4 수신기에서 기존에 세 개의 피드백 경로를 통해 수행된 ISI 보상이 두 개의 피드백 경로만을 통해 달성될 수 있도록 하는 수정된 summer의 구조가 제안됩니다.

테스트 칩은 28nm 공정을 사용하여 제작되었으며 0.0078mm²의 active area를 차지합니다. 수신기는 9.6dB의 채널 손실을 가지는 PCB채널을 통해 25Gb/s의 PRBS-7 데이터를 수신하고 완전히 복원했습니다. 1V 공급 전압에서 작동하는 소비 전력은 10.298mW로 기록되어 0.41pJ/b의 에너지 효율을 보였습니다. 이는 11.834mW의 전력을 소모하고 0.47/b의 에너지 효율을 보이는 이전 설계에 비해 약 13%의 에너지 효율 향상을 나타냅니다. 이는 비교기와 피드백을 위한 플립플롭의 수가 감소하고, 디코더의 필요성이 제거되었기 때문입니다.

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