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Title Page 02

Contents 05

Abstract 10

Chapter 1. INTRODUCTION 11

Chapter 2. Background 14

2.1. SiP 14

2.2. Si Bridge 15

A. Compare to Si Interposer 16

2.3. Signal Integrity 17

A. Insertion Loss / Return Loss (IL/RL) 18

B. Cross Talk (XT) 19

C. Eye Diagram 20

2.4. Shielding 21

2.5. SnGn Structure 22

2.6. PAD Structure 23

2.7. UCIe Standard 24

2.8. Hybrid Bonding 25

Chapter 3. Proposal 26

3.1. UCIe Standard Condition 26

3.2. Trace Channel Structure 27

3.3. Pad Area Routing Structure 33

3.4. Proposal Structure 36

3.5. Simulation Setting 39

Chapter 4. Simulation Result 41

4.1. Straight Routing Structure 41

A. Micro Bump VS Cu Bonding 41

B. Pad Size Sweep 43

C. 5mm Channel Reach 46

4.2. Curved Routing Structure 49

A. Micro Bump VS Cu Bonding 49

B. Pad Size Sweep 51

C. 5mm Channel Reach 54

4.3. Result Summary 57

A. S12 Result Table 57

B. S22 Result Table 59

4.4. Result Analysis 61

4.5. MPW for Simulation Validation 63

Chapter 5. Conclusion 65

References 67

논문요약 69

List of Tables 9

Table 1. S12 ILRL Compare at 16Gbps 31

Table 2. difference of ILRL by Structure 32

Table 3. Simulation 3D Model Variation 39

Table 4. MB vs Cu Compare 42

Table 5. Pad Size Sweep Result Compare 45

Table 6. 5mm Channel Result 48

Table 7. MB vs Cu Compare 50

Table 8. Pad Size Sweep Result Compare 53

Table 9. 5mm Channel Result 56

Table 10. S12 Loss Result @8GHz 57

Table 11. S12 PSFEXT Result @8GHz 57

Table 12. S12 BER Result @8GHz 58

Table 13. S12 Eye Result @8GHz 58

Table 14. S22 Loss Result @8GHz 59

Table 15. S22 PSFEXT Result @8GHz 59

Table 16. S22 BER Result @8GHz 60

Table 17. S22 Eye Result @8GHz 60

List of Figures 6

Fig 1. CPU-memory trend per memory device 12

Fig 2. SOC, MCM, SIP, SOP Structure 15

Fig 3. 2 Port S-Parameter 18

Fig 4. Cross Talk 19

Fig 5. Power Sum FEXT 19

Fig 6. Eye Diagram 21

Fig 7. SnGn Structure 22

Fig 8. Hexagonal Pad Grid 23

Fig 9. UCIe Packaging Structure 24

Fig 10. Hybrid Bonding in Intel 25

Fig 11. Simple Si Bridge Structure 3D model 27

Fig 12. Trace Channel Model (A)~(E) 29

Fig 13. Trace Channel Loss (a) S12... 31

Fig 14. PAD Layout Structure 33

Fig 15. PAD Routing Structure (a) Curved Routing (b) Straight Routing 34

Fig 16. Hexagonal Pad 34

Fig 17. 45 degree curve trace design method 35

Fig 18. 45 degree Curve part y-axis value 36

Fig 19. Straight Routing Structure (a)Straight Routing (b) Curved... 38

Fig 20. Circuit Setup 40

Fig 21. Eye Diagram Simulation Set up 40

Fig 22. Micro Bump(MB) vs Cu Bonding ILRL 41

Fig 23. MB vs Cu Eye diagram 41

Fig 24. MB vs Cu PSFEXT 42

Fig 25. Pad Sweep ILRL 43

Fig 26. Pad Sweep Eye diagram 43

Fig 27. Pad Sweep BER 44

Fig 28. Pad Sweep PSFEXT 44

Fig 29. 5mm Channel ILRL 46

Fig 30. 5mm PSFEXT 46

Fig 31. 5mm Channel Eye Diagram 47

Fig 32. 5mm Channel BER 47

Fig 33. Micro Bump(MB) vs Cu Bonding ILRL 49

Fig 34. MB vs Cu Eye diagram 49

Fig 35. MB vs Cu PSFEXT 50

Fig 36. Pad Sweep ILRL 51

Fig 37. Pad Sweep Eye diagram 51

Fig 38. Pad Sweep PSFEXT 52

Fig 39. Pad Sweep BER 52

Fig 40. 5mm Channel ILRL 54

Fig 41. 5mm Channel PSFEXT 54

Fig 42. 5mm Channel Eye diagram 55

Fig 43. 5mm Channel BER 55

Fig 44. MPW Channel Design 64

List of Equations 9

Eq. 1. PSXT 20

Eq. 2. Velocity in Silicon Dioxide 62

Eq. 3. Resonant Frequency 62

초록보기

2.5D 패키지 기술인 실리콘 브릿지는 현재 Micro Bump 본딩을 통한 연결을 구현하고 있다. 실리콘 브릿지에 하이브리드 본딩을 적용하여 3.5D 패키지 기술을 구현할 경우 패드의 사이즈, 배선의 형태, 길이, 재료의 신호전달특성 영향 비교를 진행하였다. UCIe Standard 에서 제시한 Bump Map 패드 구조를 기준으로 채널 배선의 라우팅 구조를 Curved/Straight 구조로 설계하고, 패드 사이즈를 직경 25/20/12.5/5/2 um 로 Sweep 진행하고, 25um 일 때 기준으로 패드 재료만 Micro Bump 의 Sn-Ag일 경우와 채널 길이가 5mm 일 경우로 하여 UCIe Standard 의 SI Spec 기준에 맞게 SI 확인을 진행하였다. 이 연구를 통해 UCIe Standard 의 모든 조건을 만족시키기 위해서는 칩 간의 패드 영역사이의 오정렬이 필연적으로 존재해야만 하며, 오정렬을 허용하지 않을 경우 브릿지 배선에 Curved 라우팅 구조를 사용해야만 하고, 브릿지 배선의 Width/Spacing 이 동일할 경우를 기준으로 최대 1.7um 까지 사용이 가능하고, Crosstalk 개선을 위한 개발 필요성을 확인하였다. 본 논문은 UCIe 를 기준으로 진행한 결과 칩렛 인터페이스 규격을 제시할 때 interconnection map 에 대한 구조적인 조건의 추가 또는 map 설계 시 신호무결성에 대한 고려가 추가적으로 필요한 것을 확인하였다.

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