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Title Page 1

Abstract 4

국문 요지 5

Contents 6

Chapter 1. Introduction 9

1.1. What is ADC? 9

1.2. Architectures of ADCs 10

A. Flash ADC 10

B. SAR ADC 12

C. Pipeline ADC 13

D. Delta-Sigma ADC 14

1.3. Research Motivation 15

Chapter 2. Architectures Analysis of ADCs and DSM 17

2.1. 10-bit 1MS/s Monotonic SAR ADC 17

A. Sample-and-Hold 20

B. CDAC 21

C. Comparator 22

D. SAR Logic 23

2.2. 10-bit 5MS/s Pipeline ADC with 1.5-bit MDAC 25

A. Sample-and-Hold 26

B. MDAC 27

C. Digital Error Correction (DEC) 28

D. Gain-boosted OP-amp 29

E. Fully Difference-Differential Comparator 30

F. Top-Level Layout 31

2.3. 5ᵗʰ-Order Delta-Sigma Modulator with CIFB Structure 32

Chapter 3. Simulation Result Analysis & Comparison 40

3.1. Static and Dynamic Characteristics of ADCs & DSM 40

3.2. Performance Comparison of the Designed ADCs and DSM 47

Chapter 4. Conclusion 48

Reference 50

List of Tables 8

Table 1. Scaling Coefficient of DSM system 34

Table 2. Performance Comparison 47

List of Figures 7

Figure 1. 8-bit flash ADC structure 11

Figure 2. SAR ADC Architecture Block Diagram 12

Figure 3. Pipeline ADC Architecture Block Diagram 14

Figure 4. Delta-Sigma ADC Structure Block Diagram 15

Figure 5. Proposed SAR ADC Block Diagram in this research 18

Figure 6. SAR Logic Decision Algorithm 19

Figure 7. S/H and Boot-Strapped Switch Circuit Diagram 20

Figure 8. CDAC Circuit Diagram 21

Figure 9. Strong-Arm Latched Comparator Circuit Diagram 22

Figure 10. SAR Logic Circuit Diagram 23

Figure 11. Sampling Clock Divider Timing Diagram 24

Figure 12. ADC Core Layout (Left) and Full-Chip Figure (Right) 24

Figure 13. Proposed Pipeline ADC Block Diagram 25

Figure 14. Sample and Hold Circuit Diagram in Pipeline ADC 26

Figure 15. MDAC in ADC Block Diagram 27

Figure 16. Graph of MDAC Output vs. Input 28

Figure 17. DEC Block Diagram 29

Figure 18. Gain-Boosted OP-amp Circuit Diagram 29

Figure 19. AC Analysis of Proposed OP-amp 30

Figure 20. Fully Difference-Differential Comparator Circuit Diagram 31

Figure 21. 10-bit Pipeline ADC Top-Level Layout 31

Figure 22. 5th-Order CIFB structure DSM System Diagram 33

Figure 23. Gain-Boosted Folded Cascode in DSM Circuit Diagram 35

Figure 24. 5-Transistor Auxiliary Amplifier 36

Figure 25. Strong-Arm Latched Comparator 37

Figure 26. Non-Overlapping Clock Generator 38

Figure 27. 5th-Order DSM Top-Level Layout 38

Figure 28. Designed SAR ADC DNL(Left) & INL(Right) Graph 41

Figure 29. Designed SAR ADC Dynamic Characteristics 42

Figure 30. Designed Pipeline ADC Static (Left) & Dynamic (Right) Characteristics 43

Figure 31. Pipeline ADC Dynamic Characteristics 44

Figure 32. Integrators Outputs by Each DSM Stage for 10kHz Sinusoidal Input 44

Figure 33. DSM Digital Output for 10kHz Sinusoidal Input 45

Figure 34. DSM Digital Output Spectrum Graph 46

초록보기

 본 석사학위논문에서는 특정 응용 분야에 적합한 3 가지 유형의 ADC와 5 차 CIFB 구조의 델타-시그마 모듈레이터를 설계하고 그 성능을 분석하였다. 10 비트 1 MS/s SAR ADC, 10 비트 5 MS/s Pipeline ADC, 그리고 5 차 DSM은 각각의 목표 응용 분야에 맞게 설계되었다.

SAR ADC 는 낮은 전력 소모와 단순한 구조를 갖추어, 저전력 센서와 같은 에너지 효율이 중요한 응용 분야에 적합함을 보였다. Pipeline ADC는 높은 샘플링 속도를 구현하여 무선 통신 시스템과 레이더와 같은 고속 데이터 변환 응용에 유리하다. DSM은 가장 높은 해상도를 달성하였으며, 오디오 코덱 및 정밀 계측 장비와 같은 높은 해상도가 요구되는 응용 분야에 적합함을 확인하였다.

본 연구에서는 DNL, INL, SNDR, ENOB 등의 성능 지표를 통해 각 ADC와 DSM 의 정적 및 동적 성능을 분석하였다. SAR ADC는 SNDR 46.61 dB, ENOB 7.45 비트를, Pipeline ADC는 SNDR 33.78 dB, ENOB 5.32 비트를 달성하였다. DSM은 10 kHz 신호 대역과 OSR 256 조건에서 SNR 98.8 dB, ENOB 16.1 비트의 성능을 보였다.

이러한 결과는 해상도, 속도, 전력 소모 간의 상충 관계를 강조하며, 각 구조의 최적화된 응용 분야를 제시한다. 본 연구는 설계 요구 사항에 따라 ADC 및 DSM 구조를 선택하는 데 유용한 가이드를 제공한다.

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