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Contents

Delay fault test for interconnection on boards and SoCs / 이현빈 ; 김두영 ; 한주희 ; 박성주 1

요약 1

Abstract 1

1. 서론 1

2. IEEE Boundary Scan and Interconnect Testing 2

3. IDFT in Boards with IEEE 1149.1 3

4. IDFT in SoCs with IEEE 1500 5

4.1. IEEE 1149.1 to IEEE 1500 Interface 5

4.2. IDFT among IEEE 1500 Wrapped Cores 6

5. Design Experiment and Comparative Analysis 6

6. Conclusions 8

References 8

[저자소개] 9

초록보기

논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

paper proposes an interconnect delay fault test (IDFT) solution on boards and SoCs based on IEEE 1149.1 and IEEE P1500. A new IDFT system clock rising edge generator which forces output boundary scan cells to update test data at the rising edge of system clock and input boundary scan cells to capture the test data at the next rising edge of the system clock is introduced. Using this proposed circuit, IDFT for interconnects synchronized to different system clocks in frequency can be achieved efficiently. Moreover, the proposed IDFT technique does not require any modification of the boundary scan cells or the standard TAP controller and simplifies the test procedure and reduces the area overhead.

권호기사

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기사명 저자명 페이지 원문 목차
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Delay fault test for interconnection on boards and SoCs Hyunbean Yi ;Dooyoung Kim ;Juhee Han ;Sungju Park pp.84-92

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참고문헌 (13건) : 자료제공( 네이버학술정보 )

참고문헌 목록에 대한 테이블로 번호, 참고문헌, 국회도서관 소장유무로 구성되어 있습니다.
번호 참고문헌 국회도서관 소장유무
1 (2001.6) IEEE Standard Test Access Port and Boundary Scan Architecture, 미소장
2 (2005.8) IEEE Standard Testability Method for Embedded Core-based Integrated Circuits, 미소장
3 (1998) Delay Test of Chip I/Os using Lssd Boundary Scan, 미소장
4 (1996) Early Capture for Boundary Scan Timing Measurements, 미소장
5 (1999) At-speed Boundary-Scan Interconnect Testing in a Board with Multiple System Clocks, 미소장
6 (1999) Interconnect Delay Fault Testing with IEEE 1149.1, 미소장
7 (2000) A New IEEE 1149.1 Boundary Scan Design for The Detection of Delay Defects, 미소장
8 (2005.6) Wrapper Design for Multifrequency IP Cores, 미소장
9 (2000) On Using IEEE P1500 SECT for Test Plug-n-Play, 미소장
10 (2001) A Unified DFT Architecture for use with IEEE 1149.1 and VSIA/IEEE P1500 Compliant Test Access Controllers, 미소장
11 (2002) Inevitable Use of TAP Domains in SOCs, 미소장
12 (2002) A Simple Wrapped Core Linking Module for SoC Test Access, 미소장
13 (1997) An IEEE 1149.1 Based Test Access Architecture for ICs with Embedded Cores, 미소장

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