본문 바로가기 주메뉴 바로가기
22대 대한민국 국회 국회정보길라잡이 국회의원검색
회원가입 로그인
HOME

정보검색

소장정보 검색

국회도서관 홈으로 정보검색 소장정보 검색

결과 내 검색

동의어 포함

고급검색

인명/단체명

저자정보 상세정보
인명/단체명을 입력하세요.

키워드

  • 대표어

  • 외국어

-

초록보기

본 논문은 유사랜덤 방식의 BIST를 기반으로 하여 스캔 shifting시의 transition을 획기적으로 줄여 주었던 transition freezing 기법과 새롭게 제안하는 고장검출율 100%를 위한 pattern mapping 기법을 결합한 효과적인 저전력 BIST구조에 대해 제안한다. Transition freezing 기법으로 생성된 고연관의 저전력 패턴은 패턴 인가 초기에는 많은 수의 고장을 검출해 내지만, 패턴의 수가 점점 늘어날수록 랜덤 저항 고장의 증가로 인해 추가적인 고장 검출에는 한계가 있었다. 이러한 비검출 고장에 대해 ATPG를 통한 테스트 패턴을 생성하여, 고장을 검출하지 못하는 frozen pattern과 mapping을 함으로써 기 생성된 패턴을 재활용하여 인가되는 패턴의 수와 테스트 시간을 줄임으로써 전력 소모량을 줄일 수 있었다.

This paper proposes an effective low power BIST architecture using the pattern mapping method for 100% fault coverage and the transition freezing method for making high correlative low power patterns. When frozen patterns are applied to a circuit, it begins to find a great number of faults at first. However, patterns have limitations of achieving 100% fault coverage due to random pattern resistant faults. In this paper, those faults are covered by the pattern mapping method using the patterns generated by an ATPG and the useless patterns among frozen patterns. Throughout the scheme, we have reduced an amount of applied patterns and test time compared with the transition freezing method, which leads to low power dissipation.

권호기사

권호기사 목록 테이블로 기사명, 저자명, 페이지, 원문, 기사목차 순으로 되어있습니다.
기사명 저자명 페이지 원문 목차
테스트 시간과 테스트 전력 감소를 위한 선택적 세그먼트 바이패스 스캔 구조 양명훈 ;김용준 ;박재석 ;강성호 pp.1-8

표준 CMOS 게이트 산화막 안티퓨즈를 이용한 새로운 OTP 단위 비트와 ROM 설계 신창희 ;권오경 pp.9-14

저전력 BIST를 위한 패턴 사상(寫像) 기법에 관한 연구 김유빈 ;장재원 ;손현욱 ;강성호 pp.15-24

공급전압 전하재활용을 이용한 저전력 SRAM 양병도 ;이용규 pp.25-31

R2SDF FFT의 메모리 감소를 위한 회전인자 인덱스 생성방법 양승원 ;김용은 ;이종열 pp.32-38

MAP 추정법과 Huber 함수를 이용한 초고해상도 영상복원 장재용 ;조효문 ;조상복 pp.39-48

USN 센서노드용 1.9㎓ RF 주파수합성기의 구현 강호용 ;김내수 ;채상훈 pp.49-54

참고문헌 (17건) : 자료제공( 네이버학술정보 )

참고문헌 목록에 대한 테이블로 번호, 참고문헌, 국회도서관 소장유무로 구성되어 있습니다.
번호 참고문헌 국회도서관 소장유무
1 Generation of low power dissipation and high fault coverage patterns for scan-based BIST 네이버 미소장
2 Xiaodong Zhang and Kaushik Roy, “Peak Power Reduction in Low Power BIST”, Proc. of IEEE International Symposium on Quality Electronic Design (ISQED), 2000, pp. 425-432. 미소장
3 Debjyoti Ghosh, Swarup Bhunia, and Kaushik Roy, “A Techniqueto Reduce Power and Test Application Time in BIST”, Proc. IEEE International On-Line Testing Symposium (IOLTS), 2004, pp. 182-183. 미소장
4 Mohammed ElShoukry, C.P. Ravikumar, and Mohammad Te-hranipoor, “Partial Gating Optimization for Power Reduction During Test Application”, Proc. of IEEE Asian Test Symposium (ATS), 2005, pp. 242-247. 미소장
5 A BIST TPG for Low Power Dissipation and High Fault Coverage 네이버 미소장
6 LT-RTPG: a new test-per-scan BIST TPG for low switching activity 네이버 미소장
7 Scan Test Cost and Power Reduction Through Systematic Scan Reconfiguration 네이버 미소장
8 Jayashree Saxena, Kenneth M. Butler, and Lee Whetsel, “An Analysis of Power Reduction Techniques in Scan Testing”, Proc. of IEEE International Test Conference (ITC), 2001, pp. 670-677. 미소장
9 Paul M. Rosinger and Bashir M. Al-Hashimi, “Scan Architecture for Shift and Capture Cycle Power Reduction”, Proc. of International Symposium on Defect and Fault Tolerance in VLSI System, 2002, pp. 129-137. 미소장
10 Improving test effectiveness of scan-based BIST by scan chain partitioning 네이버 미소장
11 Y. Bonhomme, P. Girard, L. Guiller, C. Landrault, S. Pravossoudovitch, “A Gated Clock Scheme for Low Power Scan Testing of Logic ICs or Embedded Cores”, Proc. of IEEE Asian Test Symposium (ATS), 2001, pp. 253-258. 미소장
12 Swarup Bhunia, Hamid Mahmoodi, DebjyotiGhosh, and Kaushik Roy, “Power Reduction in Test-Per-Scan BIST with Supply Gating and Efficient Scan Partitioning”, Proc. of IEEE International Symposium on Quality Electronic Design (ISQED), 2005, pp. 453-458. 미소장
13 S. Wang, and K. Gupta, “DS-LFSR : A New BIST TPG for Low Heat Dissipation”, Proc. IEEE International Test Conference (ITC), 1997, pp. 848-857. 미소장
14 Youbean Kim, Kicheol Kim, Incheol Kim, HyeonUk Son and Sungho Kang, “A New Scan Power Reduction Scheme Using Transition Freezing for Pseudo-random Logic BIST”, IEICE Information and Systems, vol. E01-D, no. 4, April 2008, pp. 1185-1188. 미소장
15 K.M. Butler, “Minimizing Power Consumption in Scan Testing: Pattern Generation and DFT Technique”, Proc. of IEEE International Test Conference (ITC), 2004, pp. 355-364. 미소장
16 Nadir Z. Basturkmen, Sudhakar M. Reddy, and Irith Pomeranz, “A Low Power Pseudo-Random BIST Technique”, Proc. IEEE International On-Line Testing Symposium (IOLTS), 2002, pp. 140-144. 미소장
17 Arithmetic additive generators of pseudo-exhaustive test patterns 네이버 미소장

추천서가 (다양한 추천 자료를 만나보세요)

권호기사보기

권호기사 목록 테이블로 기사명, 저자명, 페이지, 원문, 기사목차 순으로 되어있습니다.
기사명 저자명 페이지 원문 기사목차

권호

기사명 원문보기 기사목차
닫기