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권호기사 목록 테이블로 기사명, 저자명, 페이지, 원문, 기사목차 순으로 되어있습니다.
기사명 저자명 페이지 원문 목차
TSV를 이용한 3D 패키징 공정 및 장비 기술 송준엽 ;이재학 ;하태호 ;이창우 ;유중돈 pp.9-17

TSV 충진 및 3D 패키징 솔더 범핑 기술 유세훈 ;고영기 ;신의선 ;이창우 pp.18-22

수치해석을 이용한 TSV의 열 기계응력 연구 최진영 ;송차규 ;이행수 ;좌성훈 pp.23-31

TSV 형성을 위한 DRIE 기술 백규하 ;김동표 ;박건식 ;강진영 ;이기준 ;도이미 pp.32-40

레이저를 이용한 TSV 드릴링 공정 신동식 ;서 정 ;이제훈 ;김경한 pp.41-46

워엄 스크루 가공을 위한 플래네터리 밀링의 공구 간섭 시뮬레이션 이민환 ;김선호 ;안중환 pp.47-54

다축 연동제어 시스템에 대한 통합형 자율동조 이학철 ;지성철 pp.55-61

비접촉 얇은 투명체의 두께 측정에 관한 기초연구 홍준희 ;정석규 ;Simon S. Park pp.62-68

ANFIS 기반 경로추종 운동제어에 의한 모형차량의 자동주차 장효환 ;김창환 pp.69-77

외력에 반응하는 인간형 로봇의 머리를 위한 6 축 힘/모멘트 센서 개발 김갑순 pp.78-84

궤도차량용 보조동력장치 엔진룸 내부 열유동 특성에 관한 연구 이태의 ;서정세 ;정상환 ;박영식 pp.85-93

비틀림 진동감쇠기용 슬리브 스프링의 제조 공정 해석 황범철 ;배원병 ;김 철 pp.94-101

압력용기 매니폴드 밸브의 구조최적설계 배태성 ;김시범 ;이권희 pp.102-109

자긴가공된 후육실린더의 잔류응력 해석에 관한 연구 김재훈 ;심우성 ;이영신 ;차기업 ;홍석균 pp.110-116

마이크로 구조를 이용한 유체 표면마찰의 감소 박치열 ;배승일 ;이상민 ;고종수 ;정광효 pp.117-122

3차원 미세 구조물 제작을 위한 폴리머 유동 모델의 적용 김종영 ;조동우 pp.123-130

지능형 자동차의 안전 경고음에 대한 고령운전자의 반응 특성 김만호 ;이용태 ;손준우 ;장치환 pp.131-137

Bio-CAD를 위한 인체공동부의 3차원 모델링 기술 개발 김호찬 ;배용환 ;권기수 ;서태원 ;이석희 pp.138-145

생명신호 측정용 반사형 광용적맥파 측정기의 움직임에 의한 신호왜곡 제거 한효녕 ;이연주 ;김정식 ;김 정 pp.146-153

참고문헌 (28건) : 자료제공( 네이버학술정보 )

참고문헌 목록에 대한 테이블로 번호, 참고문헌, 국회도서관 소장유무로 구성되어 있습니다.
번호 참고문헌 국회도서관 소장유무
1 High- k dielectrics for future generation memory devices (Invited Paper) 네이버 미소장
2 Impact of preanneal process on threshold voltage of MOS transistors for trench DRAM 네이버 미소장
3 Applications of atomic layer deposition to nanofabrication and emerging nanodevices 네이버 미소장
4 Samber, M., Grunsven, E., Kums, G., Lugt, A. and Vries, H., “Recent Technology and Material Developments in 3D Packaging and Assembly;” Materials Research Society Symposia Proceedings, Vol. 1112, pp. 189-200, 2009. 미소장
5 EMC3D, http://www.emc3d.org/documents/library/ marketAnalysis_3D/Pan%20Pac%203-D%20 Technology%20review%20part%20II%20v2.pdf 미소장
6 Charbonnier, J., Henry, D., Jacquet, F., Aventurier, B., Brunet-Manquat, C., Enyedi, G., Bouzaida, N., Lapras, V. and Sillon, N., “Wafer Level Packaging Technology Development for CMOS Image Sensors using Through Silicon Vias,” Proceeding of Electronics System Integration Technology Conference, pp. 141-148, 2008. 미소장
7 Henry, D., Jacquet, F., Neyret, M., Baillin, X., Enot, T., Lapras, V., Brunet-Manquat, C., Charbonnier, J., Aventurier, B. and Sillon, N., “Through Silicon Vias Technology for CMOS Image Sensors Packaging,” Proceeding of Electronic Components and Technology Conference, pp. 556-562, 2008. 미소장
8 Ranganathan, N., Ebin, L., Linn, L., Vincent, L., Navas, O., Kripesh, V. and Balasubramanian, N., “Integration of High Aspect Ratio Tapered Silicon Via for Through-Silicon Interconnection,” Proceeding of Electronic Components and Technology Conference, pp. 859-865, 2008. 미소장
9 http://www.emc3d.org/documents/library/technical/N o%201-Semitool-Paul.pdf 미소장
10 Materials Research Society Symposium Proceedings 네이버 미소장
11 Design and Management of 3D Chip Multiprocessors Using Network-in-Memory 네이버 미소장
12 Is 3D chip technology the next growth engine for performance improvement? 네이버 미소장
13 Tezzaron Semiconductors, http://www.tezzaron.com/ memory/Overview_3D_DRAM.htm 미소장
14 Current and Future 3D-LSI Technology for the Image Sensor Devices 네이버 미소장
15 KOSEN, http://www.kosen21.org/nwebzine/webzine _view.jsp?webzine_seq=39&board_seq=348&data_s eq=721, 3-Dimensional Microsystem Packaging. 미소장
16 Garrou, P., Bower, C. and Ramm, P., “Handbook of 3D Integration Technology and Applications of 3D Integrated Circuits,” Wiley-VCH, pp. 47-91, 2008. 미소장
17 Black silicon method X: a review on high speed and selective plasma etching of silicon with profile control: an in-depth comparison between Bosch and cryostat DRIE processes as a roadmap to next generation equipment 네이버 미소장
18 Puech, M., Thevenoud, J., Gruffat, J., Launay, N., Arnal, N. and Godinat, P., “Fabrication of 3D Packaging TSV using DRIE,” Symp. on Design, Test, Integration and Packaging of MEMS/MOEMS, pp. 109-114, 2008. 미소장
19 Front End of Line Through Silicon Via (TSV) Integration 네이버 미소장
20 Atomic layer deposition enhanced rapid dry fabrication of micromechanical devices with cryogenic deep reactive ion etching 네이버 미소장
21 Control of sidewall slope in silicon vias using SF~6/O~2 plasma etching in a conventional reactive ion etching tool 네이버 미소장
22 Continuous deep reactive ion etching of tapered via holes for three-dimensional integration 네이버 미소장
23 Fabrication of high aspect ratio Si nanogratings with smooth sidewalls for a deep UV-blocking particle filter 네이버 미소장
24 Tezcan, D., Munck, K., De Pham, N., Luhn, O., Aarts, A., De Moor, P., Baert, K. and Van Hoof, C., “Development of Vertical and Tapered Via Etch for 3D through Wafer Interconnect Technology,” Proceeding of Electronics Packaging Technology Conference, pp. 22-28, 2006. 미소장
25 Deep reactive ion etching: a promising technology for micro- and nanosatellites 네이버 미소장
26 Yeom, J., Wu, Y. and Shannon, M., “Critical Aspect Ratio Dependence in Deep Reactive Ion Etching of Silicon,” IEEE International Conference on Transducers Solid-State Sensors, Actuators and Microsystems), Vol. 2, pp. 1631-1634, 2003. 미소장
27 A method for tapered deep reactive ion etching using a modified Bosch process 네이버 미소장
28 Guidelines for etching silicon MEMS structures using fluorine high-density plasmas at cryogenic temperatures 네이버 미소장

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