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목차

표제지=0,1,1

인사말씀/한국전자통신연구원장 임주환=i,2,2

제출문=iii,4,10

요약문=xiii,14,8

SUMMARY=xxi,22,8

CONTENTS=xxix,30,2

LIST OF TABLES=xxxi,32,1

LIST OF FIGURES=xxxii,33,5

목차=xxxvii,38,2

표목차=xxxix,40,1

그림목차=xl,41,4

제1장 서론=1,45,2

제1절 연구의 목적 및 필요성=3,47,6

제2절 연구의 목표 및 결과=8,52,14

제3절 보고서 체계=22,66,1

제2장 10GE 기술=23,67,2

제1절 10GE 개요 및 응용=25,69,9

제2절 10GE 기술 현황 및 전망=33,77,6

제3장 10GE 스위치 시스템 기술 개발=39,83,2

제1절 스위치 시스템 개요=41,85,2

제2절 스위치 시스템 규격=42,86,5

제3절 스위치 시스템 구성=47,91,18

제4장 10GE 시스템 하드웨어 연구=65,109,2

제1절 10GE 핵심 칩 기술 개발=67,111,9

제2절 에지 시스템 하드웨어 구현=76,120,35

제3절 백본 시스템 하드웨어 구현=111,155,30

제5장 10GE 시스템 소프트웨어 연구=141,185,2

제1절 LAYER2 기능 블록=143,187,4

제2절 LAYER3 라우팅 기능 블록=147,191,5

제3절 MPLS 기능 블록=151,195,5

제4절 멀티캐스트 패킷 처리 기능 블록=156,200,5

제5절 DHCP 패킷 처리 블록=160,204,2

제6절 QoS 보장 기능 블록=162,206,4

제7절 IPC 기능 블록=165,209,6

제8절 시스템 관리 기능 블록=170,214,3

제9절 망 관리 기능 블록=173,217,6

제6장 산업체 공동연구=179,223,2

제1절 개요=181,225,2

제2절 외부 인력의 활용=183,227,8

제7장 기술 전수=191,235,2

제1절 10기가비트 이더넷 스위치 시스템을 위한 하드웨어 및 소프트웨어 기술=193,237,4

제8장 결론=197,241,4

참고 문헌=201,245,12

약어표=213,257,8

특허,논문,소프트웨어,TDP,기고서 목록=221,265,34

10GE 스위치 시스템 관련 전시자료=255,299,3

영문목차

[title page etc.]=0,1,29

CONTENTS=xxix,30,15

Chapter 1. Introduction=1,45,2

Section 1. Objectives and Requirements=3,47,6

Section 2. Goals and Results=8,52,14

Section 3. Document Structure=22,66,1

Chapter 2. 10 GE Technology=23,67,2

Section 1. Overview and Applications=25,69,9

Section 2. Current Technological States and Future Trends=33,77,6

Chapter 3. Development of 1OGE Switch System=39,83,2

Section 1. System Overview=41,85,2

Section 2. System Specification=42,86,5

Section 3. System Configuration=47,91,18

Chapter 4. Research on 10GE System Hardware=65,109,2

Section 1. Development of Core Chip Technology for 10GbE=67,111,9

Section 2. Implementation of Edge System Hardware=76,120,35

Section 3. Implementation of Backbone System Hardware=111,155,30

Chapter 5. Research on 10GE System Software=141,185,2

Section 1. Functional Block for Layer 2=143,187,4

Section 2. Functional Block for Layer 3 Routing=147,191,5

Section 3. Functional Block for MPLS=151,195,5

Section 4. Functional Block for Multicast Packet Processing=156,200,5

Section 5. Functional Block for DHCP Packet Processing=160,204,2

Section 6. Functional Block for QoS Guarantee=162,206,4

Section 7. Functional Block for IPC=165,209,6

Section 8. Functional Block for System Management=170,214,3

Section 9. Functional Block for Network Management=173,217,6

Chapter 6. Cooperative Research with Companies=179,223,2

Section 1. Overview=181,225,2

Section 2. Utilization of External Manpower=183,227,8

Chapter 7. Technology Transfer=191,235,2

Section 1. Hardware and Software Technology for 10GE Switch System=193,237,4

Chapter 8. Conclusions=197,241,4

References=201,245,12

Abbreviation=213,257,8

List of Patents,Papers,Software Programs,TDPs,and Contributions for Standardization=221,265,34

Exhibition Lists Related to 10GE Switch System=255,299,3

표목차

(표 2-1-1) 10기가비트 이더넷 물리 계층 규격=28,72,1

(표 4-1-1) 전송 프로토콜의 정의=70,114,1

(표 5-9-1) 10GE 시스템 제공 MIBs 및 관련 기능블록=174,218,1

(표 6-1-1) 공동연구 참여업체의 업무내용=182,226,1

(표 6-1-2) 공동연구 참여업체의 인력투입=182,226,1

(표 6-2-1) 위탁연구 내용=183,227,2

(표 6-2-2) 외부용역 내용=185,229,3

(표 6-2-3) 전문가 활용 내용=188,232,2

그림목차

(그림 1-1-1) 백본시스템의 연도별 전송 속도=4,48,1

(그림 1-1-2) MAN／WAN 백본망의 접속=4,48,1

(그림 1-1-3) 세계데이터 통신시장 예측=5,49,1

(그림 1-2-1) 기가비트 인터페이스 도터 보드 (GIDA)=14,58,1

(그림 1-2-2) 네트워크 프로세서 도터 보드 (NPDA)=14,58,1

(그림 1-2-3) 이더넷 라인 인터페이스 보드 (GEIA 및 XEIA)=15,59,1

(그림 1-2-4) 스위치 보드 (XESA)=16,60,1

(그림 1-2-5) 라인카드 제어 보드 (LPDA)=16,60,1

(그림 1-2-6) 메인 프로세서 보드 (MPIA)=17,61,1

(그림 1-2-7) 백플레인 보드 (XEBB)=17,61,1

(그림 1-2-8) 에지 시스템 샤시=18,62,1

(그림 1-2-9) 시스템 전원 공급기=18,62,1

(그림 1-2-10) 10기가비트 이더넷 라인 인터페이스 보드 (XGIA)=19,63,1

(그림 1-2-11) 스위치 보드 (XGSA)=19,63,1

(그림 1-2-12) 메인 프로세서 보드 (MCPA)=20,64,1

(그림 1-2-13) 백플레인 보드 (XGBB)=20,64,1

(그림 1-2-14) 백본 시스템 샤시=21,65,1

(그림 1-2-15) 전원 공급기=21,65,1

(그림 2-1-1) IEEE 802 표준화 워킹 그룹 구성=25,69,1

(그림 2-1-2) IEEE 802.3ae 10GE 계층 구조도=26,70,1

(그림 2-1-3) IEEE 802.3ae 10GE 기능 구조도=27,71,1

(그림 2-1-4) LAN에서의 10기가비트 이더넷 활용=29,73,1

(그림 2-1-5) MAN에서의 10기가비트 이더넷 활용(1)=30,74,1

(그림 2-1-6) MAN에서의 10기가비트 이더넷 활용(2)=31,75,1

(그림 2-1-7) WAN에서의 10기가비트 이더넷 응용=31,75,1

(그림 2-1-8) SAN에서의 10기가비트 이더넷=32,76,1

(그림 3-1-1) 이더넷 스위치 시스템의 일반 구조=42,86,1

(그림 3-3-1) 에지 시스템 하드웨어 구성도=47,91,1

(그림 3-3-2) 에지 시스템 내부 인터페이스=49,93,1

(그림 3-3-3) 에지 시스템 소프트웨어 계층 구조도=53,97,1

(그림 3-3-4) 소프트웨어 블록 구조=56,100,1

(그림 3-3-5) 에지 시스템 구성 및 외형도=58,102,1

(그림 3-3-6) 백본 시스템 하드웨어 구성도=59,103,1

(그림 3-3-7) 백본 시스템 내부 인터페이스=60,104,1

(그림 3-3-8) 백본 시스템 구성 및 외형도=63,107,1

(그림 4-1-1) 핵심칩 시험용 Evaluation 보드 송신 데이터 플로우=67,111,1

(그림 4-1-2) 핵심칩 시험용 Evaluation 보드=68,112,1

(그림 4-1-3) TDM 기반 다중화 및 역다중화 장치 구성도=69,113,1

(그림 4-1-4) TDM 기반 다중화 및 역다중화 장치 및 보드=71,115,1

(그림 4-1-5) 10GBASE-LX4 WWDM PHY 구성도=71,115,1

(그림 4-1-6) 10GBASE-LX4 WWDM 10G PHY 보드=72,116,1

(그림 4-1-7) 10기가비트 이더넷 MAC 장치 구성도=73,117,1

(그림 4-1-8) 2단계 계산을 이용한 고속 CRC 구성도=75,119,1

(그림 4-2-1) GEIA 기능 블록도=76,120,1

(그림 4-2-2) 구현된 GEIA=77,121,1

(그림 4-2-3) 구현된 GIDA=78,122,1

(그림 4-2-4) 구현된 NPDA=81,125,1

(그림 4-2-5) LPDA의 블록도=82,126,1

(그림 4-2-6) 구현된 LPDA=83,127,1

(그림 4-2-7) 펌웨어 블록 구조도=84,128,1

(그림 4-2-8) GEIA 블록의 초기화 flow chart=85,129,1

(그림 4-2-9) XEIA 기능 블록도=86,130,1

(그림 4-2-10) 구현된 XEIA=87,131,1

(그림 4-2-11) FDMI 기능 블록도=89,133,1

(그림 4-2-12) 펌웨어 블록 구조도=91,135,1

(그림 4-2-13) XEIA 블록의 초기화 flow chart=93,137,1

(그림 4-2-14) XESA 기능 블록도=94,138,1

(그림 4-2-15) 구현된 XESA=95,139,1

(그림 4-2-16) 패킷 스위치 기능 블록도=96,140,1

(그림 4-2-17) 로컬 프로세서부 구성도=98,142,1

(그림 4-2-18) 클럭 생성 및 제어부의 이중화 Configuration=100,144,1

(그림 4-2-19) XESA 펌웨어 블록 구성도=102,146,1

(그림 4-2-20) MPIA의 기능 블록도=103,147,1

(그림 4-2-21) 구현된 MPIA=104,148,1

(그림 4-2-22) 이중화를 위한 인접 MPIA와의 100Mbps 이더넷 인터페이스 송수신 블록도=105,149,1

(그림 4-2-23) 이중화를 위한 XESA와의 HDLC,UART 인터페이스 블록도=106,150,1

(그림 4-2-24) 라우팅 프로토콜 메시지 처리,NP관리 정보 감시 및 제어를 위한 100Mbps 이더넷 인터페이스 블록도=107,151,1

(그림 4-2-25) 펌웨어 구성도=108,152,1

(그림 4-2-26) 구현된 XEBB=109,153,1

(그림 4-3-1) 10기가비트 이더넷 라인 인터페이스 보드 블록도=111,155,1

(그림 4-3-2) 10기가비트 이더넷 라인 인터페이스 보드=112,156,1

(그림 4-3-3) 10기가비트 이더넷 포트의 구성=113,157,1

(그림 4-3-4) 라인카드 제어 프로세서 기능 블록도=118,162,1

(그림 4-3-5) 스위치 보드 기능 블록도=121,165,1

(그림 4-3-6) 256Gbps 스위치 구성도=122,166,1

(그림 4-3-7) XGSA와 XGIA의 클럭체계=124,168,1

(그림 4-3-8) 스위치 절체 시나리오=125,169,1

(그림 4-3-9) 스위치 절체 수행도=126,170,1

(그림 4-3-10) MCPA 기능 블록도=128,172,1

(그림 4-3-11) 시스템 메인 제어 프로세서 보드=129,173,1

(그림 4-3-12) FR4기반 시스템 백플레인 보드 (XGBB)=132,176,1

(그림 4-3-13) 전원 기능 흐름 블록도=133,177,1

(그림 4-3-14) 수평형 전원 전면 구성=133,177,1

(그림 4-3-15) 수평형 전원 후면 구성=134,178,1

(그림 4-3-16) 수직형 전원 전／후면 구성=135,179,1

(그림 4-3-17) XGIF 제어용 기능 블록도=136,180,1

(그림 4-3-18) XGIF 포워딩용 기능 블록도I(Ingress XGIF)=137,181,1

(그림 4-3-19) XGIF 포워딩용 기능 블록도II(Egress XGIF)=138,182,1

(그림 5-1-1) L2 포워딩 테이블 관리 기능=144,188,1

(그림 5-1-2) VLAN 서비스 기능 블록도=145,189,1

(그림 5-1-3) MSTP와 VLAN 관계도=146,190,1

(그림 5-2-1) IP Unicast 라우팅 프로토콜=148,192,1

(그림 5-2-2) 10GE 스위치 시스템 구조=150,194,1

(그림 5-2-3) ARP 기능 동작=151,195,1

(그림 5-3-1) MPLS 기능 지원을 위한 소프트웨어 구성=152,196,1

(그림 5-4-1) Multicast Functions Architecture=160,204,1

(그림 5-6-1) QoS operation for L2=162,206,1

(그림 5-6-2) QoS operation for L3=164,208,1

(그림 5-7-1) IPC 모듈을 통한 시스템의 구성=166,210,1

(그림 5-7-2) Link Aggregation(LA) 기능 구성=168,212,1

(그림 5-7-3) Link Aggregation 가상 인터페이스를 사용한 10GE의 구성=169,213,1

(그림 5-8-1) XGES 시스템 구조=170,214,1

(그림 5-8-2) 장애 상태 관리 흐름도=171,215,1

(그림 5-9-1) 10GE 시스템의 망 관리 기능 구조도=175,219,1

(그림 5-9-2) 10GE 시스템의 망 관리 매니저=177,221,1

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