목차

[표제지 등]=0,1,2

제출문=1,3,1

보고서 초록=2,4,1

요약문=3,5,6

목차=9,11,4

제1장 연구개발과제의 개요=13,15,1

1절 연구 개발 개요=13,15,1

2절 연구 개발의 필요성=14,16,7

제2장 국내외 기술개발 현황=21,23,1

1절 지금까지의 연구개발 실적=21,23,2

2절 현기술상태의 취약성=23,25,3

제3장 연구개발수행 내용 및 결과=26,28,1

1절 PLC 제어기 설계 및 구현에 관한 연구=26,28,1

1. 개요=26,28,7

2. 내부 구성=33,35,4

3. 내부 동작 설명=37,39,21

2절 R2NPE 제어기 설계 및 구현에 관한 연구=58,60,1

1. 개요=58,60,1

2. 구성=58,60,1

3. 세부 설명=59,61,2

4. 인터페이스=61,63,7

5. R2NPE 인터페이스 Signals=68,70,1

6. 응답 패킷 처리 상태 전이도=69,71,1

7. 요청 패킷 처리 상태 전이도=70,72,1

3절 N2RPE 제어기 설계 및 구현에 관한 연구=71,73,1

1. 개요=71,73,1

2. N2RPE(Node To Ring Protocol Engine)=71,73,21

4절 PTL 제어기 설계 및 구현에 관한 연구=92,94,1

1. 개요=92,94,1

2. 구성=92,94,1

3. 세부설명=93,95,2

5절 B-LINK 제어기 설계 및 구현에 관한 연구=95,97,1

1. B-Link 개괄=95,97,2

2. PANDA II 시스템에서의 B-Link=96,98,2

3. B-Link Controlle의 구현=97,99,25

4. 시뮬레이션 결과=122,124,4

6절 PANDA II 프로토콜 설계 및 검증=126,128,1

1. PANDAD II Protocol 설명=126,128,14

7절 잠금 및 동기화 기법에 관한 연구=140,142,1

1. 연구배경=140,142,1

2. 이중 링 버스에서의 동기화 기법=140,142,3

3. 모의 실험=143,145,1

4. 앞으로의 계획=143,145,1

8절 메모리 일관성 모델에 관한 연구=144,146,1

1. PANDA II 에서의 메모리 일관성 모델=144,146,1

2. Sequential consistency 만족 방안=144,146,3

9절 APIC 관련 연구=147,149,1

1. 연구 범위=147,149,1

2. 연구 수행 방법=147,149,1

3. 구체적인 연구 내용=147,149,3

10절 효율적 I/O 기법에 관한 연구=150,152,1

1. 연구범위=150,152,1

2. 연구수행방법=150,152,1

3. 구체적인 연구내용=150,152,3

4. 제안한 I/O 기법=153,155,4

5. 성능 예측=157,159,8

11절 이중 링버스 시스템의 성능 모의 실험=165,167,1

1. 모의실험 환경=165,167,1

2. 시스템 관련 인자=165,167,1

3. 시스템 모델링 과정=165,167,1

4. 모의실험 결과 및 분석=166,168,2

5. 결과 분석 및 향후 연구 방향=167,169,1

12절 지점간 링크를 이용한 이중 링 스누핑 다중 프로세서 시스템의 성능 평가=168,170,1

1. 연구 목표=168,170,1

2. 연구 내용=168,170,1

3. 연구 결과=168,170,2

4. 결론=169,171,2

13절 PANDA II 시스템에서 이중 링 제어기의 설계와 성능 개선 방안 연구=171,173,1

1. 연구 목표=171,173,1

2. 연구 내용=171,173,1

3. 연구 결과=171,173,2

4. 결론=172,174,1

14절 지역 공유 기반 교체 정책=173,175,1

1. 연구 동기=173,175,1

2. 연구 내용=173,175,1

3. 구현 방법=173,175,2

4. 제안 정책의 성능 평가 및 결론=175,177,2

15절 공유 상태에 근거한 원격 캐쉬 교체 정책=177,179,1

1. PANDA II 시스템의 기존 원격 캐시 교체 정책=177,179,1

2. 공유 상태 근거 교체 정책=177,179,4

16절 지역 버스 접근 감소를 위한 캐쉬 설계=181,183,1

1. 지역 버스 접근 감소를 위한 홈 캐쉬 설계=181,183,5

2. 모의 실험 및 성능 분석=185,187,5

3. 결론 및 향후 과제=189,191,1

17절 버스 적응형 캐쉬 교체 정책 설계=190,192,1

1. 캐쉬 교체 정책=190,192,4

2. 모의 실험=193,195,5

3. 결론 및 향후 과제=197,199,2

18절 프로세서 재사용 정보를 이용한 메모리 시스템의 캐쉬 교체 정책 연구=199,201,1

1. 개요=199,201,1

2. 재사용 정보를 이용한 캐시 교체 정책=199,201,6

3. 모의 실험=204,206,4

4. 결론=207,209,2

19절 참조 패턴에 기반한 원격 캐쉬 교체 정책 설계=209,211,1

1. 개요=209,211,1

2. 원격 캐시 교체 정책=209,211,11

3. 결론=219,221,1

20절 계층 링 구조의 변형을 통한 상호 연결망의 성능 개선=220,222,1

1. 개요=220,222,1

2. Torus Ring의 구성과 특징=220,222,4

3. 모의 실험 및 성능 분석=223,225,13

4. 결론 및 향후 과제=236,238,1

21절 방향 정보를 내포하는 분기 예측 기법=237,239,1

1. 개요=237,239,1

2. 방향 정보를 내포하는 분기 예측 기법=237,239,3

3. 성능 평가=239,241,8

22절 다중프로세서 시스템에서 On-Time Prefetch 정책 설계=247,249,1

1. 개요=247,249,1

2. On-Time 미리 가져오기 정책=247,249,6

3. 모의 실험 및 분석=252,254,9

4. 결론=260,262,2

23절 원격 메모리의 접근 지역성을 이용한 원격 캐쉬 교체 정책=262,264,1

1. 개요=262,264,1

2. 원격 메모리 접근 지역성을 이용한 원격 캐쉬 교체 정책=262,264,5

3. 성능 평가=266,268,6

24절 이중 링 스누핑 버스 다중 프로세서 시스템의 성능 향상을 위한 원격 희생 태그 캐쉬 설계=272,274,1

1. 개요=272,274,1

2. 원격 희생 태그 캐쉬=272,274,8

3. 결론=280,282,1

제4장 목표달성도 및 관련분야에의 기여도=281,283,1

1절 목표달성도=281,283,2

2절 관련분야에의 기여도=283,285,1

제5장 연구개발결과의 활용계획=284,286,1

제6장 연구개발과정에서 수집한 해외과학기술정보=285,287,1

1절 Sun Fireplane 구조=285,287,1

1. Sun Fireplane 구조의 개요=285,287,1

2. UltraSPARC - III=285,287,2

3. Fireplane 인터커넥트 시스템=286,288,2

4. Sun Fireplane 캐쉬 일관성 프로토콜=287,289,4

2절 IBM eServer zSeries z990=291,293,1

1. MCM(Multi Chip Module)=291,293,1

2. Processor Book=291,293,1

3. 캐쉬일관성과 링 프로토콜=292,294,4

제7장 참고문헌=296,298,4

부록 A. PLC VHDL 소스=300,302,106

부록 B. DRC VHDL 소스=406,408,131

부록 C. PCB 레이아웃=537,539,1

특정연구개발사업 연구결과 활용계획서=538,540,1

연구결과 활용계획서=539,541,6

기술 요약서=545,547,5

영문목차

[title page etc.]=0,1,5

Summary=4,6,1

Contents=5,7,8

Chapter 1. Abstract Of Research ＆ Development Project=13,15,1

Section 1. Abstract Of Research ＆ Development=13,15,1

Section 2. Necessity Of Research Dc Development=14,16,7

Chapter 2. Present Status Of Development=21,23,1

Section 1. Current Status Of Achievement=21,23,2

Section 2. Weaknesses Of Present Technoloty=23,25,3

Chapter 3. Accomplishment And Result Of Research ＆ Development=26,28,1

Section 1. Research On Plc(Panda Local Controller) Controller Design Implementation=26,28,1

1. Abstract=26,28,7

2. Intelnal Structure=33,35,4

3. Internal Behavior Explanation=37,39,21

Section 2. The Design And Implementation Of R2Npe(Rins To Node Protocol Engine) Controller=58,60,1

1. Introduction=58,60,1

2. Structure=58,60,1

3. Details=59,61,2

4. Interface=61,63,7

5. R2Npe Interface Signals=68,70,1

6. The State Diagram Of Reply Packet Managing=69,71,1

7. The State Diagram Of Re9Uest Packet Managing=70,72,1

Section 3. The Design And Implementation Of N2Rfe(Node To Ring Protocol Engine) Controller=71,73,1

1. Introductiorn=71,73,1

2. N2Rpe(Node To Ring Protocol Engine)=71,73,21

Section 4. The Design And Implementation Of PTL(Pending Transaction List) Controller=92,94,1

1. Overview=92,94,1

2. Interface Of Ptl Controller=92,94,1

3. Detail Of Ptl Controller=93,95,2

Section 5. The Design And Implementation Of B-Link Controller=95,97,1

1. Overview Of B-Link=95,97,2

2. B-Link Of Panda 11 System=96,98,2

3. Implementation Of B-Link Controller=97,99,25

4. Simulation And Result=122,124,4

Section 6. The Desitn And Verification Of Panda II Protocol=126,128,1

1. Detail Of Panda D Protocol=126,128,14

Section 7. Locking And Synchronization Method=140,142,1

1. Background=140,142,1

2. Synchronization Method Over Dual Ring-Eus=140,142,3

3. Simulation=143,145,1

4. Future Work=143,145,1

Section 8. Memory Consistency Model=144,146,1

1. Memory Consistency Model For Panda Ii=144,146,1

2. A Scheme For Se9Uential Consistency=144,146,3

Section 9. Research On Apic=147,149,1

1. Scope Of Research=147,149,1

2. Methodology Of Research=147,149,1

3. Research Detail=147,149,3

Section 10. Efficient Research On I/O System=150,152,1

1. Scope Of Research=150,152,1

2. Methodoloay Of Research=150,152,1

3. Research Detail=150,152,3

4. Proposed I/O System=153,155,4

5. Performance Evaluation=157,159,8

Section 11. Simulation Of Dual Ring-Bus System=165,167,1

1. Simulation Environment=165,167,1

2. System-Related Parameters=165,167,1

3. Process Of Modeling System=165,167,1

4. Simulation Result And Analysis=166,168,2

5. Result Analysis And Future Directions=167,169,1

Section 12. Performance Evaluation Of Dual Ring Snooping Bus Multiprocessor System Using Point-To-Point Links=168,170,1

1. Goal=168,170,1

2. Research Detail=168,170,1

3. Result=168,170,2

4. Conclusion=169,171,2

Section 13. Desitn Of Dual Ring Controller And A Study On Performance Enhancement In PANDA II System=171,173,1

1. Goal=171,173,1

2. Research Detail=171,173,1

3. Result=171,173,2

4. Conclusion=172,174,1

Section 14. Replacement-Policy Of Local Sharing Foundation=173,175,1

1. Motivation=173,175,1

2. Research Detail=173,175,1

3. Result=173,175,2

4. Conclusion=175,177,2

Section 15. Replacement Policy Of Remote-Cache Based On Sharing Status=177,179,1

1. Old Replacement Policy Of Remote-Cache In PANDA II System=177,179,1

2. Replacement Policy Of Sharing Status=177,179,4

Section 16. Cache Desitn For Reduction Of Local Bus Access=181,183,1

1. Home Cache Desitn For Reduction Of Local Bus Access=181,183,5

2. Simulation ＆ Analysis Of Performance=185,187,5

3. Conclusion H Next Study=189,191,1

Section 17. Replacement Policy Design Of Bus Adaptive Cache=190,192,1

1. Cache Replacement Policy=190,192,4

2. Simulation=193,195,5

3. Conclusion ＆ Future Study=197,199,2

Section 18. Cache Replacement Policy Study Of Memory System Based On Processor Reusing Information=199,201,1

1. Overview=199,201,1

2. Cache Replacement Policy Based On Processor Reusing Information=199,201,6

3. Simulation=204,206,4

4. Conclusion=207,209,2

Section 19. The Design Of Remote-Cache Replacement Policy Based On Reference Pattern=209,211,1

1. Introduction=209,211,1

2. The Policy Of Remote-Cache Replacement=209,211,11

3. Conclusion=219,221,1

Section 20. Performance Improvement Of Interconnection Netvvork With Transforming Hierarchy Ring Ttopolog=220,222,1

1. Introduction=220,222,1

2. Composition ＆ Characteristics Of Torus Ring=220,222,4

3. Simulation ＆ Performance Analysis=223,225,13

4. Conclusion ＆ Future Work=236,238,1

Section 21. The Branch Prediction Technique Involved Direction Information=237,239,1

1. Introduction=237,239,1

2. The Branch Prediction Techni9Ue Involved Direction Information=237,239,3

3. Performance Evaluation=239,241,8

Section 22. Design On-Time Prefetch Policy In Multiprocessor System=247,249,1

1. Overview=247,249,1

2. On-Time Prefetch Policy=247,249,6

3. Simulation H Analysis=252,254,9

4. Conclusion=260,262,2

Section 23. Remote Cache Replacement Policy Using Remote Memory Access Locall=262,264,1

1. Overview=262,264,1

2. Remote Cache Replacement Policy Using Remote Memory Access Locality=262,264,5

3. Performance Analysis=266,268,6

Section 24. Design Of Remote Access Victim Tag Cache For Enhancing Performance In Dudl Ring Snooping Bus Multiprocessor Systems=272,274,1

1. Overview=272,274,1

2. Remote Access Victim Tag Cache=272,274,8

3. Conclusion=280,282,1

Chapter 4. Achievement And Contribution Of Research ＆ Development=281,283,1

Section 1. Achievement=281,283,2

Section 2. Contribution=283,285,1

Chapter 5. Plan For A Application Of R＆D Result=284,286,1

Chapter 6. Information Of Science 6C Technology=285,287,1

Section 1. Sun Fireplane Architecture=285,287,1

1. Overview Of Sun Fireplane Architecture=285,287,1

2. Ultrasparc - III=285,287,2

3. Fireplane Interconnect System=286,288,2

4. Sun Fireplane Cache Coherency Protocol=287,289,4

Section 2. IBM Eserver zSEries Z990=291,293,1

1. MCM(Multi Chip Module)=291,293,1

2. Processor Book=291,293,1

3. Coherency And Ring Protocol=292,294,4

Chapter 7. References=296,298,4

Appendix A. PLC Vhdl Source=300,302,106

Appendix B. DRC Vhdl Source=406,408,131

Appendix C. PCB Layout=537,539,13