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| 대표형(전거형, Authority) | 생물정보 | 이형(異形, Variant) | 소속 | 직위 | 직업 | 활동분야 | 주기 | 서지 | |
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[표지] 1
제출문 3
보고서 요약서 4
요약문 5
SUMMARY 8
Contents 11
목차 12
제1장 연구개발과제의 개요 18
제1절 연구개발 배경 및 필요성 18
1. 연구개발 배경 18
2. 연구개발 필요 18
제2절 연구개발 목표 및 내용 21
1. 연구개발의 최종목표 21
2. 연차별 연구목표 및 내용 22
제2장 국내외 기술개발 현황 29
제1절 국외 기술개발 현황 29
1. 일본 29
2. 유럽 32
제2절 국내 기술개발 현황 35
1. 고장점 위치추적 방식 35
2. 리액턴스 정역방식 35
3. 고장점 정정(setting) 기법 36
제3장 연구개발 수행 내용 및 결과 39
제1절 연구개발 추진 전략 39
1. 연구개발 추진체계 39
2. 연구개발 수행방법 40
제2절 연구개발 수행 내용 41
1. 급전계통 조사 분석을 통한 표정오차 개선 방안 조사 41
2. 교류 급전시스템 모델링 및 고장 시뮬레이션 41
3. 고장점 표정장치 전류비 다중설정, 부하전류 보상 알고리즘 개발 42
4. 고장점 표정장치 주처리장치(master) 및 보조처리장치(slave) 시작품 제작 42
제3절 연구개발 수행 결과 44
1. 급전계통 조사 분석을 통한 표정오차 개선 방안 조사 44
2. 교류 급전시스템 모델링 및 고장 시뮬레이션 47
3. 고장점 표정장치 전류비 다중설정, 부하전류 보상 알고리즘 개발 54
4. 고장점 표정장치 주처리장치(master) 및 보조처리장치(slave) 시작품 제작 58
5. 고장점표정장치 시작품(Prototype) 제작 74
제4장 목표 달성도 및 기여도 102
제1절 성과 목표 달성도 102
제2절 관련 분야에의 기여도 103
1. 산업적·경제적 측면 103
2. 기술적 측면 103
3. 정량적 기대효과 103
제3절 기술준비도(TRL) 달성도 104
제5장 연구개발결과의 활용계획 106
제1절 성과 활용 및 확산 계획 106
1. 성과활용 계획 106
2. 성과확산 계획 106
3. 국내외 홍보 계획 106
4. 예상되는 매출액, 해외수출, 일자리 창출 106
제2절 사업화 계획 및 기술이전 계획 107
1. 국내외 시장 진출 계획 107
2. 사업화 전략 107
제3절 연구개발성과보고서 108
1. 과학적 성과 108
2. 기술적 성과 108
3. 경제적 성과 109
4. 사회적 성과 109
참고문헌 111
[부록] 112
부록 1. 공단표준규격 고장점표정장치(Fault Locator) 112
부록 2. IEEE Guide for Determining Fault Location on AC Transmission and Distribution Lines 124
판권기 197
그림 1-1-1. 한국철도시설공단 표준규격(KRSA-3010-R2, 고장점표정장치) 18
그림 1-1-2. 오차현황 연간 비교도표(일반+고속) 19
그림 1-2-1. 전류비 다중설정 기능 개발 전후 비교 24
그림 1-2-2. 부하전류로 인한 고장점 표정 오차 발생 메커니즘 25
그림 1-2-3. GPS 시간동기화 기술 적용 유무에 따른 표정오차 발생 원리 25
그림 1-2-4. 시각동기화 및 고속 신호처리를 위한 FPGA 활용 구성 26
그림 1-2-5. XML 기반의 HMI 및 운용프로그램 개발 26
그림 1-2-6. IEC61850 MMS, GOOSE 통신 구성 27
그림 1-2-7. 고장점 표정장치 H/W 내부 구성 27
그림 2-1-1. 흡상전류비 방식 고장전류 분배 개념도 29
그림 2-1-2. 흡상전류비 방식 고장전류 분배 이론 29
그림 2-1-3. 전류비 설정 방식 30
그림 2-1-4. The surge-detection fault-locating system 기본 원리 31
그림 2-1-5. The surge-detection fault-locating system 시스템 구성 31
그림 2-1-6. Voltage drop Fault-locating 기본 원리 32
그림 2-1-7. 리액턴스 방식의 개념도 32
그림 2-1-8. AT 급전방식의 거리와 임피던스 관계 33
그림 2-1-9. ICE(社) 제품의 선형적 리액턴스 설정 33
그림 2-1-10. ICE(社) 제품의 곡선 리액턴스 설정 34
그림 2-1-11. Siemens(社)의 선형적 리액턴스 설정 34
그림 2-2-1. 고장점위치추적 방식 개념도 35
그림 2-2-2. 리액턴스 정역방식 측정 개념도 35
그림 2-2-3. 리액턴스 정역방식 고장 표정 사례 36
그림 2-2-4. 시스템 구성 36
그림 2-2-5. 거리별 임피던스 크기 예측값 37
그림 3-1-1. 추진 체계 39
그림 3-1-2. 단계적 추진 방안 40
그림 3-3-1. 공항철도 급전계통도 44
그림 3-3-2. 운영 조건에 따른 방식 44
그림 3-3-3. 실증 예정 구간(계룡 S/S ↔ T2 ATP) 급전계통도 45
그림 3-3-4. 공항철도 계양변전소 고장점표정장치 45
그림 3-3-5. Simulation model for algorithm evaluation 47
그림 3-3-6. 타선흡상현상 모의를 위한 복선 선로 모델링 48
그림 3-3-7. 일본 쯔다(社) 기술의 흡상전류비 알고리즘 모델링 49
그림 3-3-8. 타선흡상현상을 개선하기 위한 흡상전류비 알고리즘 모델링 50
그림 3-3-9. Fault current at 55kV feeder in case of fault between SS and 1st SSP 50
그림 3-3-10. Fault current at 55kV feeder in case of fault between 1st SSP and 2nd SSP 51
그림 3-3-11. Fault current at 55kV feeder in case of fault between 2nd SSP and ATP 51
그림 3-3-12. Simulation output of the AT boosting current ratio 52
그림 3-3-13. 리액턴스 방식 비교 그래프 54
그림 3-3-14. AT 급전회로 고장점 표정 간략회로 55
그림 3-3-15. 흡상 전류비 다중설정 기능 그래프 56
그림 3-3-16. 부하전류로 인한 고장점 표정 오차 발생 메커니즘 57
그림 3-3-17. 부하전류 보상 알고리즘 모델링 57
그림 3-3-18. GPS 시간동기화 기술 적용 유무에 따른 표정오차 발생 원리 58
그림 3-3-19. GPS 시간 동기화 기반 고장점 표정 구성 및 절차 58
그림 3-3-20. GPS 시각동기 모듈 59
그림 3-3-21. 시각동기 모듈 시각 동기 시험 결과 60
그림 3-3-22. 시각동기화 및 고속 신호처리를 위한 FPGA 모듈 구성 60
그림 3-3-23. FPGA 모듈과 DSP(digital signal processor)모듈 간 인터페이스 60
그림 3-3-24. FPGA 모듈과 A/D Converter 간 인터페이스 61
그림 3-3-25. FPGA(Field Programmable Gate Array) 모듈 도면 61
그림 3-3-26. FPGA(Field Programmable Gate Array) 모듈 62
그림 3-3-27. HMI 소프트웨어 시스템 구성도 63
그림 3-3-28. HMI S/W 구성도 63
그림 3-3-29. InterfaceLib 클래스 관계도 65
그림 3-3-30. InterfaceLib DFD 65
그림 3-3-31. MiddlewareLib 클래스 관계도 65
그림 3-3-32. MiddlewareLib DFD 66
그림 3-3-33. HMI 통신 관계도 66
그림 3-3-34. 초기 Main 화면 및 Main 메뉴 67
그림 3-3-35. 현재 철도변전소 구성 68
그림 3-3-36. IEC61850 기반 자동화 변전소 구성 68
그림 3-3-37. MMS 스레드 개요도 71
그림 3-3-38. MMS 메시지 송수신 함수 개요도 72
그림 3-3-39. GOOSE publish 스레드 73
그림 3-3-40. GOOSE subscribe 스레드 73
그림 3-3-41. MPU(Main Processor Unit) 모듈 블록다이어그램 74
그림 3-3-42. MPU(Main Processor Unit) 모듈 내 Interface 75
그림 3-3-43. MPU(Main Processor Unit) 모듈 75
그림 3-3-44. DSP(Digital Signal Processor) 모듈 블록다이어그램 76
그림 3-3-45. DSP(Digital Signal Processor) 모듈 도면 76
그림 3-3-46. DSP(Digital Signal Processor) 모듈 77
그림 3-3-47. HMI(Human-Machine Interface) 모듈 도면 77
그림 3-3-48. HMI(Human-Machine Interface) 모듈 78
그림 3-3-49. AI(Analog Input) 모듈 보드 구조 설계 78
그림 3-3-50. 입력변환기(Transducer)와 보정회로, Analog Filter 설계 79
그림 3-3-51. 48pin VME(16pin 3열) 구조 설계 79
그림 3-3-52. AI(Analog Input) 모듈 80
그림 3-3-53. DI(Digital Input) 모듈 보드 구조 설계 80
그림 3-3-54. DO(Digital Output) 모듈 보드 구조 설계 80
그림 3-3-55. DI(Digital Input) 모듈 설계 81
그림 3-3-56. DO(Digital Output) 모듈 설계 81
그림 3-3-57. DI 모듈 48pin VME(16pin 3열) 구조 설계 82
그림 3-3-58. DO 모듈 48pin VME(16pin 3열) 구조 설계 82
그림 3-3-59. DI(Digital Input) 모듈 82
그림 3-3-60. DO(Digital Output) 모듈 82
그림 3-3-61. Power Supply 모듈 도면 83
그림 3-3-62. Power Supply 모듈 84
그림 3-3-63. 고장점 표정장치 멤브레인 도면 84
그림 3-3-64. 고장점 표정장치 멤브레인 홀컷팅 및 치수 84
그림 3-3-65. 고장점 표정장치 멤브레인 부착 사진 85
그림 3-3-66. 고장점 표정장치 케이스 및 전면 커버금형 85
그림 3-3-67. 고장점 표정장치 케이스 및 전면 커버(2) 86
그림 3-3-68.고장점 표정장치 금형 86
그림 3-3-69. 전면 판넬 도면 87
그림 3-3-70. 후면 판넬 설계 87
그림 3-3-71. 고장점 표정장치 케이스 87
그림 3-3-72. 고장점 표정장치 내부 구조 87
그림 3-3-73. 고장점 표정장치 Rack 구조 88
그림 3-3-74. 고장점 표정반 시제품 제작 88
그림 3-3-75. 교류전기철도 단선 구성도 89
그림 3-3-76. 교류전기철도 복선 구성도 90
그림 3-3-77. 교류전기철도 사고유형(TR지락, FR지락, TF 단락) 90
그림 3-3-78. 고장점 표정장치 자체 시험 사진 92
그림 3-3-79. 계양변전소 GPS 안테나 100
그림 3-3-80. 계양변전소 고장점표정반 100
그림 3-3-81. 운서SSP GPS 안테나 100
그림 3-3-82. 운서SSP 고장점표정반 100
그림 3-3-83. 청라SSP GPS 안테나 100
그림 3-3-84. 청라SSP 고장점표정반 100
그림 4-3-1. 기술준비도 달성도 104
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