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표제지

목차

국문요지 10

제1장 서론 11

제2장 배경지식 14

제1절 낸드 플래시 메모리 14

제2절 동기식 낸드 플래시 메모리 동작 메커니즘 18

제3절 배드 블록의 재사용 23

제4절 ASIC 개발을 위한 Design Flow 25

제3장 동기식 낸드 플래시 기반 하드웨어 플랫폼 설계 30

제1절 동기식 낸드 플래시 컨트롤러 설계 30

제2절 동기식 낸드 플래시 컨트롤러 검증 34

제3절 하드웨어 플랫폼 설계 37

제4절 하드웨어 플랫폼 검증 38

제4장 확장 가능한 동기식 낸드 플래시 기반 시스템 설계 40

제1절 동기식 낸드 플래시 컨트롤러 ASIC 설계 40

제2절 ASIC 칩 검증을 위한 시스템 구성 42

제5장 낸드 플래시 기반 스토리지 시스템의 수명 향상을 위한 Bad Block Reuse 기법 44

제1절 배드 블록 발생 패턴 분석 44

제2절 Bad Block Reuse 기법 47

제3절 Bad Block Reuse 기법의 데이터 구조 49

제6장 실험 결과 및 분석 53

제1절 하드웨어 플랫폼 성능 분석 53

제2절 Bad Block Reuse 기법을 통한 MLC 낸드 플래시 기반 스토리지 시스템의 수명 향상 실험 및 분석 55

제7장 결론 및 향후 연구 방향 58

참고문헌 59

ABSTRACT 64

표목차

표 1. 낸드 플래시 메모리 특성 17

표 2. 검증 Intellectual Property(IP)의 특성 34

표 3. Virtex-5 기반 플랫폼 보드 특징 38

표 4. TSMC 180 ㎚ 공정을 이용한 3000 ㎛ × 3000 ㎛ 다이 특징 41

표 5. 동기식 낸드 플래시 메모리 컨트롤러 ASIC 특징 41

표 6. 배드 블록 발생 패턴 분석을 위해 사용한 낸드 플래시 메모리의 특징 45

표 7. 제조사별 낸드 플래시 메모리의 P/E Cycle 45

표 8. 2x ㎚ 공정 동기식 낸드 플래시 메모리의 특징 53

표 9. 2x ㎚ 공정 동기식 낸드 플래시 메모리의 수행 시간 54

그림목차

그림 1. 낸드 플래시 메모리 기반 저장장치 12

그림 2. 4-다이 패키지 낸드 플래시 메모리의 내부 구조 15

그림 3. 낸드 플래시 메모리 내부 블록 다이어그램 15

그림 4. 비동기식 낸드 플래시 인터페이스와 동기식 낸드 플래시 인터페이스 18

그림 5. 동기식 낸드 플래시 메모리 내부 블록 다이어그램 19

그림 6. 쓰기 명령을 수행하는 동기식 낸드 플래시 타이밍도-1 20

그림 7. 쓰기 명령을 수행하는 동기식 낸드 플래시 타이밍도-2 21

그림 8. 읽기 명령을 수행하는 동기식 낸드 플래시 타이밍도-1 22

그림 9. 읽기 명령을 수행하는 동기식 낸드 플래시 타이밍도-2 22

그림 10. Bad Block Salvaging 기법 24

그림 11. 로직 합성을 위한 Over constraints 26

그림 12. ASIC 개발을 위한 Front-end Design Flow 27

그림 13. ASIC 개발을 위한 Back-end Design Flow 28

그림 14. 동기식 낸드 플래시 메모리 컨트롤러 내부 구조 30

그림 15. 동기식 모드로 전환을 위한 Mode Setting 32

그림 16. 동기식 낸드 플래시 컨트롤러의 유한 상태 머신 33

그림 17. 검증 IP를 활용한 쓰기 동작 검증 35

그림 18. 검증 IP를 활용한 읽기 동작 검증 36

그림 19. 동기식 낸드 플래시 메모리 기반 하드웨어 플랫폼 블록 다이어그램 37

그림 20. 스토리지 시스템 개발을 위한 Virtex-5 기반 플랫폼 보드 38

그림 21. 동기식 낸드 플래시 메모리 기반 하드웨어 플랫폼 구성을 위한 Daughter 보드 39

그림 22. 플랫폼 보드를 활용해 실제 데이터 출력 화면 39

그림 23. ASIC 설계를 위한 동기식 낸드 플래시 메모리 컨트롤러의 구성요소 40

그림 24. 동기식 낸드 플래시 메모리 컨트롤러 레이아웃 42

그림 25. 동기식 낸드 플래시 메모리 컨트롤러 ASIC 칩을 활용한 시스템 블록 다이어그램 43

그림 26. 동기식 낸드 플래시 메모리 컨트롤러 ASIC 칩을 활용한 Daughter 보드 43

그림 27. A사 3x ㎚ 공정 MLC 낸드 플래시 메모리의 BER 45

그림 28. B사 3x ㎚ 공정 MLC 낸드 플래시 메모리의 BER 46

그림 29. B사 2x ㎚ 공정 MLC 낸드 플래시 메모리의 BER 46

그림 30. 배드 블록 기법의 메커니즘 48

그림 31. Healthy 블록을 관리하기 위한 Healthy 블록 정보 49

그림 32. Healthy 블록을 SLC-mode로 사용하기 위한 Healthy 블록 정보 50

그림 33. Healthy 블록을 활용한 새로운 Data 블록 구조 51

그림 34. Healthy 블록을 활용한 블록 구성도 51

그림 35. New Data 블록 정보를 표현하기 위한 테이블 52

그림 36. New Data 블록 정보의 데이터 구조 52

그림 37. 동기식 낸드 플래시 메모리 기반 하드웨어 플랫폼의 쓰기 및 읽기 수행 시간 54

그림 38. ASIC Chip을 활용한 동기식 낸드 플래시 메모리 기반 하드웨어 플랫폼의 쓰기 및 읽기 수행 시간 54

그림 39. A사 3x ㎚ 공정 MLC 낸드 플래시 메모리 기반 스토리지 시스템의 평균 P/E 사이클 56

그림 40. B사 3x ㎚ 공정 MLC 낸드 플래시 메모리 기반 스토리지 시스템의 평균 P/E 사이클 56

그림 41. B사 2x ㎚ 공정 MLC 낸드 플래시 메모리 기반 스토리지 시스템의 평균 P/E 사이클 57

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