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본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다. 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 1x1㎟이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.

In this paper, a 3.2Gb/s clock and data recovery (CDR) circuit for a high-speed serial data communication without the reference clock is described This CDR circuit consists of 5 parts as Phase and frequency detector(PD and FD), multi-phase Voltage Controlled-Oscillator(VCO), Charge-pumps(CP) and external Loop-Filter(LF). It is adopted the PD and FD, which incorporates a half-rate bang-bang type oversampling PD and a half-rate FD that can improve pull-in range. The VCO consists of four fully differential delay cells with rail-to-rail current bias scheme that can increase the tuning range and tuning linearity. Each delay cell has output buffers as a full-swing generator and a duty-cycle mismatch compensation. This materialized CDR can achieve wide pull-in range without an extra reference clock and it can be also reduced chip area and power consumption effectively because there is no additional Phase Locked- Loop(PLL) for generating reference clock. The CDR circuit was designed for fabrication using 0.18um 1P6M CMOS process and total chip area excepted LF is 1x1㎟. The pk-pk jitter of recovered clock is 26ps at 3.2Gb/s input data rate and total power consumes 63mW from 1.8V supply voltage according to simulation results. According to test result, the pk-pk jitter of recovered clock is 55ps at the same input data-rate and the reliable range of input data-rate is about from 2.4Gb/s to 3.4Gb/s.

권호기사

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기사명 저자명 페이지 원문 목차
Electrical characteristics of IGBT for gate bias under γ irradiation Young Hwan Lho pp.1-6

불확실한 비선형 시스템에 대한 강인 유한 시간 안정화 서상보 ;심형보 ;서진헌 pp.7-14

마이크로프로세서를 이용한 자동청력검사 시스템 개발 노형욱 ;이탁형 ;김남현 ;김수찬 ;차은종 ;김덕원 pp.15-21

LCD 구동 모듈 PCB의 자동 기능 검사를 위한 Emulated Vision Tester 주영복 ;한찬호 ;박길흠 ;허경무 pp.22-27

관성센서를 이용한 SLAM 기반의 위치 오차 보정 기법에 관한 연구 강신혁 ;장문석 ;이동광 ;이응혁 pp.28-35

비분산 적외선 방식의 CO2 센서 모듈에 관한 연구 김규식 ;오준태 ;김희식 ;김조천 pp.36-40

뇌파기반 집중도 전송 및 BCI 적용에 관한 연구 이충헌 ;권장우 ;김규동 ;홍준의 ;신대섭 ;이동훈 pp.41-46

Low latency encoding algorithm for duo-binary turbo codes with tail biting trellises Sook Min Park ;Jaeyoung Kwak ;Kwyro Lee pp.47-51

시간지연 MIMO 비선형시스템의 MAC 제어기 설계 장원량 ;김홍철 ;정길도 pp.52-60

일정간격의 두 능동마커를 이용한 저가형 단안 PSD 모션캡쳐 시스템 개발 서평원 ;김유건 ;한창호 ;유영기 ;오춘석 pp.61-71

시리얼 데이터 통신을 위한 기준 클록이 없는 3.2Gb/s 클록 데이터 복원회로 김강직 ;정기상 ;조성익 pp.72-77

참고문헌 (7건) : 자료제공( 네이버학술정보 )

참고문헌 목록에 대한 테이블로 번호, 참고문헌, 국회도서관 소장유무로 구성되어 있습니다.
번호 참고문헌 국회도서관 소장유무
1 T. Palkert, “A review of current standards activites for high speed physical layers,” Proc. 5th International Workshop on System-on-Chip for Real-Time Applications, pp. 495-499, July 2005. 미소장
2 Behzard Razavi, 'Desing of Integrated Circuits for Optical Commynications', McGRAW-HILL, 2003. 미소장
3 Behzard Razavi, Monolithic Phase- Locked Loops and Clock Recovery Circuits, IEEE press, pp33-34, 1996. 미소장
4 A 3.125-Gb/s clock and data recovery circuit for the 10-Gbase-LX4 Ethernet 네이버 미소장
5 Sung-Sop Lee, Hyung-Wook Jang, and Jin-Ku Kang, “3.125Gbps Reference-less Clock and Data Recovery using 4X Oversampling”, Incheon, Korea: Inha University, IEEE, 2005. 미소장
6 Rezayee. A, and C. Andre. T. Salama, “An Improved Bang-bang Phase Detector for Clock and Data Recovery Applications”, Circuits and Systems, 2001. ISCAS’ 01. Proceedings of the 2001 International Symposium on, Volume: 1 Page, 715-718, May, 2001. 미소장
7 Kuo-Hsing Cheng ,Ch'ing- Wen Lai and Yu-Lung Lo, “A CMOS VCO for 1V, 1GHz PLL Applications,” 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits (AF'-ASIC2004) / Aug. 4-5, 2004. 미소장

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