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기존의 n-type metal-oxide-semiconductor field effect transistor(NMOSFET)은 n+/p(+)/n+ type의 이온 주입을 통하여 소스/

채널/드레인 영역을 형성하게 된다. 30 nm 이하의 채널 길이를 갖는 초미세 소자를 제작함에 있어서 설계한 유효 채널 길이를

정확하게 얻기 위해서는 주입된 이온들을 완전히 activation하여 전류 수준을 향상시키면서도 diffusion을 최소화하기 위해 낮

은 thermal budget을 갖도록 공정을 설계해야 한다. 실제 공정에서의 process margin을 완화할 수 있도록 오히려 p-type 채널

을 형성하지 않으면서도 기존의 NMOSFET의 동작을 온전히 구현할 수 있는 junctionless(JL) MOSFET이 연구중이다. 본 논

문에서는 3차원 소자 시뮬레이션을 통하여 silicon nanowire(SNW) 구조에 접목시킨 JL MOSFET을 최적 설계하고 그러한 조

건의 소자에 대하여 conductance, maximum oscillation frequency(fmax), current gain cut-off frequency(fT) 등의 기본적인 고주

파 특성을 분석한다. 채널 길이는 30 nm이며 설계 변수는 채널 도핑 농도와 채널 SNW의 반지름이다. 최적 설계된 JL SNW

NMOSFET에 대하여 동작 조건(VGS = VDS = 1.0 V)에서 각각 367.5 GHz, 602.5 GHz의 fT, fmax를 얻을 수 있었다.

The source/channel/drain regions are formed by ion implantation with different dopant types of n+/p(+)/n+ in the

fabrication of the conventional n-type metal-oxide-semiconductor field effect transistor(NMOSFET). In implementing the

ultra-small devices with channel length of sub-30 nm, in order to achieve the designed effective channel length accurately,

low thermal budget should be considered in the fabrication processes for minimizing the lateral diffusion of dopants

although the implanted ions should be activated as completely as possible for higher on-current level. Junciontless (JL)

MOSFETs fully capable of the the conventional NMOSFET operations without p-type channel for enlarging the process

margin are under researches. In this paper, the optimum design of the JL MOSFET based on silicon nanowire (SNW)

structure is carried out by 3-D device simulation and the basic radio frequency (RF) characteristics such as conductance,

maximum oscillation frequency(fmax), current gain cut-off frequency(fT) for the optimized device. The channel length was 30

nm and the design variables were the channel doping concentration and SNW radius. For the optimally designed JL SNW

NMOSFET, fT and fmax high as 367.5 GHz and 602.5 GHz could be obtained, respectively, at the operating bias condition

(VGS = VDS = 1.0 V).

권호기사

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기사명 저자명 페이지 원문 목차
고온 종속 RF MOSFET 캐패시턴스-전압 곡선 추출 및 모델링 고봉혁 ;이성현 pp.1-6

(A)Simple phase interpolator based spread spectrum clock generator technique Kyoungrok Lee ;Jaehee You ;Jongsun Kim pp.7-13

실리콘 나노 와이어 기반의 무접합 MOSFET의 최적 설계 및 기본적인 고주파 특성 분석 조성재 ;김경록 ;박병국 ;강인만 pp.14-22

AlGaN/GaN HEMT의 분극 현상에 대한 3D 시뮬레이션 정강민 ;김재무 ;김희동 ;김동호 ;김태근 pp.23-28

변형된 Time Mapped Prime Sequence를 이용한 Wavelength-Time Code for Optical CDMA 지윤규 pp.29-33

고 개구율 화소보상회로를 갖는 저전력 LTPS AMOLED 패널 설계 강홍석 ;우두형 pp.34-41

참고문헌 (15건) : 자료제공( 네이버학술정보 )

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번호 참고문헌 국회도서관 소장유무
1 Introduction 네이버 미소장
2 High-Temperature Performance of Silicon Junctionless MOSFETs 네이버 미소장
3 Low subthreshold slope in junctionless multigate transistors 네이버 미소장
4 Reduced electric field in junctionless transistors 네이버 미소장
5 Spice Modeling of Silicon Nanowire Field-Effect Transistors for High-Speed Analog Integrated Circuits 네이버 미소장
6 A Review on Compact Modeling of Multiple-Gate MOSFETs 네이버 미소장
7 Current Conduction Model of Depletion-Mode N-type Nanowire Field-Effect Transistors (NWFETs) 소장
8 International Technology Roadmap for Semiconductors (ITRS), 2009 edition, available at http://www.itrs.net/Links/2009ITRS/Home2009.htm 미소장
9 Y. Taur and T. H. Ning, Fundamentals of Modern VLSI Devices, Cambridge University Press, pp. 158-159, 1998. 미소장
10 S. M. Sze and K. K. Ng, Physics of Semiconductor Devices (3rd edition), Wiely- Interscience, pp. 314-316, 2007. 미소장
11 Y. Taur and T. H. Ning, Fundamentals of Modern VLSI Devices, Cambridge University Press, pp. 153-154, 1998. 미소장
12 Extraction of ballistic parameters in 65 nm MOSFETs 소장
13 김지현, 손애리, 정나래, 신형순, “이차원 양자 효과를 고려한 극미세 Double-Gate MOSFET 특성 분석,” 대한전자공학회논문지, 제45권 SD편, 제10호, 15-22쪽, 2008년 10월. 미소장
14 Y. Tsividis, Operation and Modeling of the MOS Transistor (2nd edition), Oxford University Press, pp. 501-503, 1999. 미소장
15 차지용, 차준영, 정대현, 이성현, “MOSFET의 RF 성능 최적화를 위한 단위 게이트 Finger 폭에 대 한 fT 및 fmax의 종속데이터 분석,” 대한전자공학회 논문지, 제45권 SD편, 제9호, 22-25쪽, 2008년 9월. 미소장

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