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4:10 deserializer is proposed to recover 1:10 serial data using 1/4-rate clock. And then, 1/4-rate CDR(Clock
and Data Recovery) circuit was designed for SERDES of high-speed serial display interface. The reduction of clock
frequency using 1/4-rate clocking helps relax the speed limitation when higher data transfer is demanded. This circuit is
composed of 1/4-rate sampler, PEL(Phase Error Logic), Majority Voting, Digital Filter, DPC(Digital to Phase Converter)
and 4:10 deserializer. The designed CDR has been designed in a standard 0.18㎛ 1P6M CMOS technology and the
recovered data jitter is 14ps in simulation*표시는 필수 입력사항입니다.
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